基于X24C45芯片的非易失性數據存儲設計

　　目前非易失性的數據保存方法多采用EEPROM。但EEPROM也有其弱點(diǎn),一是擦次數有限（多為10萬(wàn)次）,二是定入速率慢,這樣就限制了其在許多需要頻繁更新數據且需高速傳輸數據場(chǎng)合中的應用。

　　本文介紹的存儲器芯片X24C45,可以較好地解決上述非易失性數據存儲過(guò)程中遇到的難題。

　　1 X24C45的功能特點(diǎn)

　　X2C45是Xicor公司開(kāi)發(fā)的一種設計思想獨特的非易失性存儲器。這種器件將RAM和EEPROM制作在同一塊芯片上,RAM存儲陣列（16×16）的各個(gè)bit與EEPROM存儲陣列的各個(gè)bit一一對應,通過(guò)軟件指令或外部輸入能夠使數據在兩個(gè)存儲陣列之間相互傳送。其中的RAM存儲陣列正常工作時(shí)能實(shí)現數據與外部芯片的隨機存取功能,這樣可保證該芯片適合數據快速存取的場(chǎng)合;而在電源電壓降至閾值電壓時(shí),該芯片能自動(dòng)將RAM中的當前數據傳輸至EEPROM中,這樣就保證了掉電時(shí)的數據非易失性保存。掉電情況在絕大多數系統中都不會(huì )頻繁出現,故對EEPROM的擦寫(xiě)次數相應地不會(huì )太多。而X24C45中EEPROM的擦寫(xiě)閃數又高達100萬(wàn)次,可見(jiàn)X24C45完全能勝任在數據頻繁更新的場(chǎng)合實(shí)現非易失性存儲的任務(wù)。

　　X24C45的引腳圖如圖1所示。

　　腳1為片選端,當該腳為高時(shí)片選有效,當該腳為低時(shí)芯片處于低功耗待機狀態(tài),且X24C45中的指令寄存器被復位;腳2為串行時(shí)鐘端;腳3為串行數據輸入;腳4為串行數據輸出;腳5為接地端,腳8為電源端;腳7為漏極開(kāi)路輸出,當電源電壓降至低于自動(dòng)存儲閥值電壓VASTH（VASIT在4.0V～4.3V范圍）時(shí),腳7為低,對外部電路發(fā)出一個(gè)掉電報警或掉電復位信號,可見(jiàn)該芯片同時(shí)具有電源監視功能。腳6輸入一個(gè)低電平時(shí),將會(huì )執行由EEPROM將數據傳輸到RAM的操作。

　　2 X24C45的指令集及工作時(shí)序

　　X24C45的各種功能主要是由軟件來(lái)實(shí)現。CPU通過(guò)DI端口向X24C45中的指令寄存器傳送一個(gè)指令,以實(shí)現某個(gè)功能。其指令集如表1所示。

　　表1 X24C45指令集

　　由表1可見(jiàn),所有指令的最高位都為“1”。所以在片選信號CE為高有效時(shí),DI口由低電平跳變出一個(gè)時(shí)鐘周期的高電平,表明開(kāi)始輸入一個(gè)指令,其工作時(shí)序如圖2所示。

　　由RAM將數據存入EEPROM的操作條件限制較嚴格,為的是防止對EEPROM的意外寫(xiě)操作（因為EEDPROM的擦寫(xiě)次數有限,不必要的寫(xiě)操作應避免）。所以該存儲功能的實(shí)現,必須滿(mǎn)足以下三個(gè)條件同時(shí)成立：接收到STO指令;接收到WREN指令;接收到RCL指令或腳6電平被拉低。在將EEPROM的數據送回到RAM中的同時(shí),應使X24C45內部的“前次數據恢復”鎖存器置位。另外需要說(shuō)明的是,在將RAM中的數據存入EEPROM的操作過(guò)程中,X24C45的其它所有功能都被禁止。

　　ENAS指令將X24C45內部的“自動(dòng)存儲器使能”鎖存器置位,從而允許在電源電壓降至低于自動(dòng)存儲閥值電壓VASTH時(shí),自動(dòng)執行將RAM中的數據存入EEPRO的操作。