基于CSMC工藝的零延時(shí)緩沖器的PLL設計

　1 引言

　　本文在傳統鎖相環(huán)結構的基礎上進(jìn)行改進(jìn)，設計了一款用于多路輸出時(shí)鐘緩沖器中的鎖相環(huán)，其主 要結構包括分頻器、鑒頻鑒相器(PFD)、電荷泵、環(huán)路濾波器和壓控振蕩器(VCO)。在鑒相器前采用預 分頻結構減小時(shí)鐘信號在傳輸過(guò)程中受雜散分布的電容電感的影響，避免產(chǎn)生信號畸變、漂移等嚴重影 響電路隨時(shí)鐘精確工作的現象。PFD 比較兩個(gè)分頻器的信號，產(chǎn)生誤差信號對電荷泵進(jìn)行充放電，電荷 泵產(chǎn)生的模擬信號經(jīng)過(guò)環(huán)路濾波器后調節VCO 頻率。VCO 輸出后的分頻器的分頻系數與預分頻系數相 等，目的是使輸出與輸入的時(shí)鐘信號頻率相同，起到緩沖而不是分頻的效果。鎖定后實(shí)現輸入與輸出信 號零延遲。

　　2 電路結構

　　2.1 鑒頻鑒相器(PFD)

　　PFD 產(chǎn)生關(guān)于頻率和相位誤差的信號，其脈沖寬度與相位誤差成比例的變化，傳輸給電荷泵及環(huán)路 濾波器引起壓控振蕩器控制電壓的變化，進(jìn)而改變振蕩頻率。電路工作的進(jìn)程如圖2 所示，這是一個(gè)下降沿比較的結構，由兩個(gè)基本RS 觸發(fā)器和兩個(gè)帶復位端的RS 觸發(fā)器組成。這種鑒相器不僅可以對相位 進(jìn)行比較，也可以對頻率進(jìn)行比較，鎖存結構記憶了前一次的輸入信號狀態(tài)，從而決定了下一次的輸出 狀態(tài)。

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