ADSP-TS201S芯片的功能和應用
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摘要：介紹了ADI公司的新一代高性能TigerSHARC處理器ADSP-TS201S的結構和性能，并結合與TS101S的對比說(shuō)明了TS201S在性能上的改進(jìn)；給出了基于TS201S進(jìn)行系統設計的基本方法及設計過(guò)程中應該特別注意的問(wèn)題；最后給出了多片系統的典型設計電路圖，同時(shí)說(shuō)明了TS201S外圍電路的配置和多片級聯(lián)的方法。
關(guān)鍵詞：ADSP-TS201S；系統設計；多片系統
美國模擬器件公司(ＡＤＩ)在繼ＡＤＳＰ－ＴＳ１０１之后，于２００３年下半年又推出了新一代高性能Ｔｉｇｅｒ-ＳＨＡＲＣ處理器ＡＤＳＰ－ＴＳ２０１／２０２／２０３。此系列處理器片內集成了更大容量的存儲器，性?xún)r(jià)比很高。它們兼有ＡＳＩＣ和ＦＰＧＡ的信號處理性能和指令集處理器的高度可編程性與靈活性。適用于高性能、大存儲量的信號處理和圖像應用，例如雷達與聲納應用、無(wú)線(xiàn)基站、圖像處理系統及工業(yè)儀器儀表等領(lǐng)域?？紤]到ＡＤＳＰ－ＴＳ２０２／２０３與２０１有許多相似之處，本文僅以ＴＳ２０１Ｓ為例進(jìn)行介紹。
１ ＴＳ２０１Ｓ的結構和功能
ＴＳ２０１Ｓ在繼承了ＴＳ１０１Ｓ基本結構的基礎上，又作了進(jìn)一步改進(jìn)。其改進(jìn)后的內部結構如圖１所示，ＴＳ２０１Ｓ內部可分成ＤＳＰ核和Ｉ／Ｏ接口兩部分，這兩部分通過(guò)四條總線(xiàn)來(lái)傳送數據、地址和控制信號。
圖1
ＤＳＰ核包括程序控制器、數據地址產(chǎn)生器和雙運算模塊。程序控制器提供完全可中斷的編程模式，支持匯編語(yǔ)言和Ｃ／Ｃ＋＋語(yǔ)言編程和１０指令周期流水；ＩＡＢ可以預存５條指令；ＢＴＢ減小了分支跳轉延遲。數據地址產(chǎn)生器包含兩個(gè)ＩＡＬＵ，支持立即尋址和間接尋址；支持位反序和環(huán)形緩沖尋址，便于數字信號處理的一些特殊運算。雙運算模塊能夠獨立或者同時(shí)工作來(lái)實(shí)現ＳＩＭＤ引擎，每個(gè)周期每個(gè)運算模塊可以執行２條運算指令。
Ｉ／Ｏ接口包括內部存儲器、外部設備接口、ＤＭＡ控制器、鏈路口和ＪＴＡＧ口。內部存儲器空間為２４Ｍ位ＤＲＡＭ，盡管ＴＳ２０１Ｓ和ＴＳ１０１Ｓ都采用０．１３微米ＣＭＯＳ工藝制造，但是由于ＴＳ２０１Ｓ的存儲器容量是ＴＳ１０１Ｓ的四倍，因此ＴＳ２０１Ｓ的性能比ＴＳ１０１Ｓ大為提高。其外部設備接口包括主機接口、多處理器接口、ＳＤＲＡＭ接口和ＥＰＲＯＭ接口。１４個(gè)ＤＭＡ通道無(wú)需處理器的干預即可完成設備之間的數據交換。完全雙向的鏈路口采用低壓差分信號?ＬＶＤＳ?鏈路口技術(shù)，從而達到４Ｇｂｐｓ的數據吞吐量。ＩＥＥＥ１１４９．１兼容的ＪＴＡＧ接口用于片上仿真。
ＴＳ２０１Ｓ支持３２位和４０位的浮點(diǎn)運算以及８、１６、３２和６４位的定點(diǎn)運算。每周期執行多達四條指令，在６００ ＭＨｚ的時(shí)鐘速率下，可以達到每秒４８ 億次乘加運算?ＧＭＡＣＳ?和每秒３６ 億次浮點(diǎn)運算(ＧＦＬＯＰＳ)的速度。
２?。裕樱玻埃保优cＴＳ１０１Ｓ的結構性能比較
與ＴＳ１０１Ｓ相比，ＴＳ２０１Ｓ性能的增強主要表現在運行速度、存儲器結構和鏈路口結構上。表１所列為ＴＳ２０１Ｓ和ＴＳ１０１Ｓ的主要性能異同點(diǎn)，以供應用ＴＳ１０１Ｓ芯片的系統在進(jìn)行升級時(shí)參考。
表1 TS201S與TS101S的結構性能對照表
| 序號 | 結構性能 | ADSP-TS201S | ADSP-TS101S | 異同 |
| 1 | 速度 | 600MHz時(shí)鐘頻率，1.67ns的指令周期 | 300MHz時(shí)鐘頻率，3.3ns的指令周期 | 不同 |
| 2 | 運算塊 | 雙運算模塊，分別標識為x和y，每個(gè)模塊包含四個(gè)運算單元：一個(gè)ALU、一個(gè)乘法器、一個(gè)3232的寄存器組和一個(gè)128位CLU | 雙運算模塊，分別識別為x和y，每個(gè)模塊包含三個(gè)運算單元：一個(gè)ALU、一個(gè)乘法器、一個(gè)3232的寄存器組 | 稍有不同 |
| 3 | 整數ALU | 雙整數ALU，分別標識為J和K，提供數據尋址和指針操作功能 | 雙整數ALU，分別標識為J和K，提供數據尋址和指針操作功能 | 相同 |
| 4 | I/O口 | 14通道DMA控制器，4個(gè)鏈路口，SDRAM控制器，4個(gè)可編程標志引腳，2個(gè)定時(shí)器和定時(shí)器計滿(mǎn)引腳 | 14通道DMA控制器，4個(gè)鏈路口，SDRAM控制器，4個(gè)可編程標志引腳，2個(gè)定時(shí)器和定時(shí)器計滿(mǎn)引腳 | 相同 |
| 5 | 總線(xiàn) | 4條相互獨立的128位數據總線(xiàn)，每條連接六個(gè)4M位內部寄存器塊中的一個(gè) | 3條相互獨立的128位數據總線(xiàn)，每條連接三個(gè)2M位內部存儲器塊中的一個(gè) | 不同 |
| 6 | 寄存器 | 片內24位DRAM，分成六個(gè)4M位的塊M0、M2、M4、M6、M8、M10 | 片內6M位SRAM，分成三個(gè)2M位的塊M0、M1、M2 | 不同 |
| 7 | 鏈接口 | 四組完全雙向的鏈路口，每組含4位獨立的輸入和4位獨立的輸出，并采用LVDS技術(shù)，鏈路吞吐量達4G字節 | 四個(gè)雙向復用的鏈路口L0-L3，每個(gè)鏈路口提供8位雙向I/O，鏈路吞吐量達1G字節 | 不同 |
| 8 | 復位 | 三級復位，即上電復位、正常復位和DSP核復位 | 兩組復位，即上電復位和正常復位 | 不同 |
| 9 | 引導 | 四種引導方式，即EPROM引導、主機引導、鏈路引導和無(wú)引導 | 四種引腳方式，即EPROM引導、主機引導、鏈路引導和無(wú)引導 | 相同 |
| 10 | 時(shí)鐘 | 提供系統時(shí)鐘引腳 | 提供系統時(shí)鐘和局部時(shí)鐘引腳 | 不同 |
| 11 | 電源 | 為內部邏輯、模擬電路、I/O緩沖和DRAM分別供電 | 為內部邏輯、模擬電路、I/O緩沖分別供電 | 不同 |
表2 電源工作參數典型值
| 參 數 | 參數標識 | 典型值 | 單 位 |
| 內核邏輯電壓 | VDD | 1.2 | V |
| 模擬電壓 | VDD-A | 1.2 | V |
| 外部I/O電壓 | VDD-IO | 2.5 | V |
| DRAM電壓 | VDD-DRAM | 1.5 | V |
| 內核邏輯電流 | IDD | 2.39 | A |
| 模擬電流 | IDD-A | 20～50 | mA |
| 外部I/O電流 | IDD-IO | 0.16 | A |
| DRAM電流 | IDD-DRAM | 1.40 | A |
３ 系統設計
在ＴＳ２０１Ｓ進(jìn)行信號處理系統設計時(shí)，有許多需要特別注意的問(wèn)題，其中包括電源供電、時(shí)鐘系統、鏈路口等。下面就這幾個(gè)方面分別予以介紹。
３．１ 電源供電系統
ＴＳ２０１Ｓ處理器有四種電源：ＶＤＤ?內核邏輯?、ＶＤＤ＿Ａ?模擬 ＰＬＬ?、ＶＤＤ＿ＩＯ?外部 Ｉ／Ｏ?和可選的ＶＤＤ＿ＤＲＡＭ?ＤＲＡＭ?。表２列出了在６００ＭＨｚ時(shí)鐘頻率下的主要電源和電流的典型值，這是在設計過(guò)程中選擇電壓調節器時(shí)必須考慮的問(wèn)題，即所選擇的電壓調節器的輸出電壓必須在要求的電壓范圍內，輸出電流必須大于最大負載的電流值。
每個(gè)處理器要單獨供電。且要有旁路電容去耦，在ＰＣＢ設計時(shí)，旁路電容的擺放原則上應盡量靠近電源引腳。
特別注意系統中每一個(gè)處理器的ＶＤＤ＿ＤＲＡＭ電源，最少要在其引腳附近放置六個(gè)１ｎＦ的高頻旁路電容、兩個(gè)１０ｎＦ電容和四個(gè)０．１μＦ電容。
在ＰＣＢ設計中，不同電源的去耦電容的排放順序是：(１) ＶＤＤ＿Ａ到ＶＳＳ旁路電容；(２) ＶＤＤ到ＶＳＳ旁路電容；(３) ＶＤＤ＿ＤＲＡＭ到ＶＳＳ旁路電容；(４) ＶＤＤ＿ＩＯ到ＶＳＳ旁路電容。
３．２ 時(shí)鐘系統
給時(shí)鐘系統供電的引腳是ＳＣＬＫ１＿ＶＲＥＦ和ＳＣＬＫ２＿ＶＲＥＦ，這兩個(gè)ＳＣＬＫ＿ＶＲＥＦ引腳必須連接到同一個(gè)參考電壓上。ＳＣＬＫ＿ＶＲＥＦ的電壓應當設置為ＳＣＬＫ輸入電壓的一半。ＶＲＥＦ和ＳＣＬＫ＿ＶＲＥＦ可以共用一個(gè)參考電壓，但去耦電容應放置在ＳＣＬＫ＿ＶＲＥＦ附近。
ＳＣＬＫ１、ＳＣＬＫ２是時(shí)鐘源輸入引腳，引腳附近應連接一個(gè)簡(jiǎn)單的ＲＣ延遲電路，用于調節ＳＣＬＫ１和ＳＣＬＫ２之間的時(shí)序偏差。引腳ＳＣＬＫＲＡＴ２－０用于設置ＰＬＬ的時(shí)鐘倍率Ｎ?？捎桑樱茫蹋吮额l產(chǎn)生核時(shí)鐘，即核時(shí)鐘ＣＣＬＫ＝ＮＳＣＬＫ。對ＳＣＬＫ進(jìn)行奇數次倍頻可使占空系數縮短為５５／４５，因此建議最好使用奇數次倍頻。
３．３ 鏈路口
ＴＳ２０１Ｓ有四個(gè)全雙工鏈路口，每個(gè)鏈路口均可獨立地進(jìn)行接收和發(fā)送操作。同時(shí)通過(guò)ＴＳ２０１Ｓ芯片的ＴＭＲ０Ｅ引腳可將鏈路口的數據寬度設置為１位(默認)或４位。如果需要改變該默認值，只需在ＴＭＲ０Ｅ和ＶＤＤ＿ＩＯ之間加一個(gè)５００Ω的上拉電阻即可。
在進(jìn)行ＰＣＢ設計時(shí)，鏈路口間的連接除了要遵循最基本的ＰＣＢ設計原則外，還有更嚴格的要求：
●每一個(gè)連接鏈路的ＬＶＤＳ接收對都需要接１００Ω(誤差１％)的電阻，且要靠近接收引腳放置。
●鏈路口之間的連接應該是點(diǎn)對點(diǎn)的。
●對高速４－ｂｉｔ操作，鏈路口時(shí)鐘信號應放在四組ＬＶＤＳ數據信號之間。
●鏈路時(shí)鐘線(xiàn)應放置在鏈路數據線(xiàn)之間，且線(xiàn)之間距離盡量最大，線(xiàn)的長(cháng)度盡量短，過(guò)孔盡量少，ＬＶＤＳ對之間不要有信號或過(guò)孔。
●最好把ＬＶＤＳ信號單獨置于一層，且放于ＰＣＢ的底層或頂層，電源層或地層位于ＬＶＤＳ下方，也可以把ＬＶＤＳ信號放在電源層和／或地層的夾層中，總之與ＬＶＤＳ信號層相鄰的上下層不能是信號層。
３．４ 其它引腳考慮
在單處理器系統中，處理器的ＩＤ２－０必須設置為“０００”。在多處理器系統中，處理器的ＩＤ必須從“０００”到“１１１”進(jìn)行編號；一個(gè)處理器簇可以有八片ＤＳＰ。
此外，ＴＳ２０１Ｓ還帶有一些可以不連接（ＮＣ）的引腳，設計時(shí)，一定不要將這些引腳連接到電源或地端，而應使之保持懸空狀態(tài)。其余有定義的引腳可在應用時(shí)參照數據手冊進(jìn)行連接。
圖3
４ 多片系統設計
在大型的信號處理系統中，單芯片往往不能滿(mǎn)足速度和性能的需要，因而需要多處理器系統。ＴＳ２０１Ｓ處理器系列可提供兩種類(lèi)型的接口，即簇總線(xiàn)接口和鏈路接口，可支持多達８個(gè)ＴＳ２０１Ｓ處理器，而無(wú)需外部邏輯電路。簇總線(xiàn)接口的主或者外部存儲器能夠共享公共總線(xiàn)和全局存儲器映射，從而形成一種非常簡(jiǎn)單的多處理器編程模式。鏈路口可提供ＴｉｇｅｒＳＨＡＲＣ 處理器之間或處理器與其它器件之間的點(diǎn)對點(diǎn)進(jìn)行完全雙向通信。本例中采用的是鏈路接口方式，它的主要優(yōu)點(diǎn)是電路連接簡(jiǎn)單，無(wú)需總線(xiàn)仲裁。
圖２是某雷達信號處理系統的結構框圖，系統輸入為中頻模擬信號，輸出為視頻模擬信號。整個(gè)系統主要包括Ａ／Ｄ轉換器、ＦＰＧＡ、ＥＰＲＯＭ、２片ＴＳ２０１Ｓ、Ｄ／Ａ轉換器等集成芯片。圖３中給出了ＴＳ２０１Ｓ信號引腳的參考配置，由于篇幅所限，圖中，對其它集成器件只作了示意性的連接，ＴＳ２０１Ｓ電源在前面已作了介紹，這里略去。ＳＣＬＫＲＡＴ２－０＝“０１１”，即８０ＭＨｚ晶振７倍頻后為５６０ＭＨｚ。中頻模擬信號經(jīng)高速Ａ／Ｄ轉換器轉換成１２位的數字信號，經(jīng)ＦＰＧＡ鎖存之后進(jìn)入第一片ＤＳＰ的數據總線(xiàn)ＤＡ-ＴＡ０－ＤＡＴＡ１１，并在ＤＳＰ１內進(jìn)行信號處理，之后再經(jīng)過(guò)鏈路口Ｌ０互傳數據，數據在ＤＳＰ２內作進(jìn)一步的信號處理。處理后的信號經(jīng)過(guò)數據總線(xiàn)輸出到Ｄ／Ａ轉換器轉換成模擬視頻信號輸出?；诖私Y構的加載采用的是ＥＰＲＯＭ和鏈路口相結合的方法。Ｅ-ＰＲＯＭ用于存儲用戶(hù)程序，ＤＳＰ１直接與ＥＰＲＯＭ相連，ＤＳＰ２通過(guò)ＤＳＰ１的鏈路口Ｌ１加載用戶(hù)程序。ＤＳＰ標志引腳ＦＬＡＧ與ＩＲＱ引腳相連后可作為ＤＳＰ１和ＤＳＰ２在進(jìn)行數據傳送和程序加載時(shí)的中斷觸發(fā)信號。設計時(shí)，若有些信號引腳如內部上拉或者下拉不夠，還可外接上拉或者下拉電阻。
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