用戶(hù)可定制的處理器

隨著(zhù)130nm和90nm工藝的成熟，每平方毫米的硅片面積上可以集成大約100K～200K的邏輯門(mén)，一顆面積大約50mm2的低成本芯片可以容納5M～10M邏輯門(mén)。越來(lái)越多的SoC設計者正在試圖將整個(gè)系統集成在一顆芯片上，但是他們也面臨著(zhù)嚴峻的挑戰，因為傳統的基于RTL的SoC硬件設計方法的缺點(diǎn)正日益顯現出來(lái)。
● 設計能力――以前，硅片容量和自動(dòng)化設計工具的能力將一個(gè)RTL模塊的規模限制在100K左右，如今在一個(gè)硅片上即使是500K邏輯門(mén)的模塊也不會(huì )受到這些限制，但是設計方法卻沒(méi)能跟上硅片容量增長(cháng)的腳步。
● 驗證困難――一個(gè)典型邏輯模塊的內部設計復雜度以及潛在的出錯可能性隨著(zhù)其邏輯門(mén)數的增加而迅速增大，這導致了驗證的難度不成比例的增加。許多SoC設計團隊聲稱(chēng)他們90%的工作量花在了驗證工作上。
● 修復成本――修復SoC設計中錯誤的成本正在增加。人力成本和NRE費用都在不斷增加，與此同時(shí)利潤率及市場(chǎng)份額卻在不斷下降，這使得設計錯誤變得越來(lái)越無(wú)法忍受。因此可以減少錯誤或降低修復成本的設計方法迅速發(fā)展起來(lái)。
● 軟硬件整合――所有的嵌入式系統中都有大量的軟件和固件程序，一般來(lái)說(shuō)，整合軟件只能放在系統開(kāi)發(fā)的最后，并且往往被認為是拖累開(kāi)發(fā)進(jìn)度的罪魁禍首。
● 標準變化與靈活性――通信協(xié)議的標準正在迅速變化中。為了充分利用有限的頻帶資源，協(xié)議設計者們提出了很多創(chuàng )新性的協(xié)議標準，如IPv6、 G.729、JPEG2000、MPEG4和AES等。這些新標準需要的計算性能比以前的標準要高得多。

指令集固定且固件可編程的通用嵌入式處理器仍然非常具有吸引力，因為它們可以處理很多任務(wù)，但通常這類(lèi)處理器缺乏復雜數據處理的能力，如網(wǎng)絡(luò )應用中的包處理，視頻以及加密應用中的數據處理等。為了滿(mǎn)足類(lèi)似的性能需求，芯片設計者不得不回過(guò)頭來(lái)求助于RTL硬邏輯。隨著(zhù)設計復雜度和運算性能的不斷提高，設計的規模也在不斷增大，SoC設計人員需要有更多的資源才能完成芯片設計。同時(shí)，他們還面臨著(zhù)以下兩個(gè)挑戰。
● SoC設計者如何保證芯片的規格真正符合客戶(hù)的需要。
● SoC設計者如何保證芯片符合當初的設計規格。

在SoC設計中使用微處理器
解決上面兩個(gè)問(wèn)題的辦法是賦予SoC設計足夠的靈活性，從而使一顆芯片能夠應用于10個(gè)、100個(gè)甚至1000個(gè)不同的系統設計，這種需求推動(dòng)了通用SoC設計的出現，從而分攤了大量芯片設計的成本。大多數的嵌入式系統都需要高速處理外部復雜的實(shí)時(shí)數據，通用微處理器需要運行在極高的頻率上才能滿(mǎn)足這些數據處理任務(wù)的要求。在個(gè)人電腦市場(chǎng)上正是如此，價(jià)值數百美元的PC處理器消耗幾十瓦的功耗來(lái)完成用戶(hù)任務(wù)。但是對于嵌入式應用來(lái)說(shuō)，昂貴且耗電的芯片是沒(méi)有市場(chǎng)的，于是設計者們轉而使用RTL硬邏輯來(lái)執行高速數據處理任務(wù)。過(guò)去10年中，在邏輯綜合等ASIC設計工具的幫助下，RTL硬邏輯得到了廣泛使用，這種方法已經(jīng)被證明能夠合理且有效的并行完成高速數據處理任務(wù)，其性能可以達到通用微處理器性能的幾十甚至上百倍。與基于RTL的設計類(lèi)似，可擴展處理器技術(shù)針對特殊應用定制的高速邏輯模塊也需要使用邏輯綜合工具。不同之處在于，RTL設計中的狀態(tài)機只能通過(guò)硬件控制，而可擴展處理器中邏輯模塊的狀態(tài)則可以通過(guò)軟件控制，這就大大提高了設計的靈活性。

圖1 Xtensa可配置處理器模塊圖