SuVolta發(fā)布DDC技術(shù)的電路級性能與功耗優(yōu)勢
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致力于開(kāi)發(fā)低功耗CMOS技術(shù)的公司SuVolta日前發(fā)布了一項旨在展示其DDC(深度耗盡通道，Deeply Depleted Channel™)技術(shù)在性能和功耗方面優(yōu)勢的測試結果。該結果來(lái)自于采用SuVoltaPowerShrink™低功耗CMOS平臺設計、并由富士通半導體有限公司的65納米低功耗工藝制造的模擬及數字電路。SuVolta與富士通半導體在12月10日舊金山開(kāi)幕的IEDM會(huì )議上發(fā)表的文章中將公布這項成果。
本文引用地址：http://dyxdggzs.com/article/139955.htm富士通半導體有限公司的高級執行副總裁HaruyoshiYagi博士指出：“IEDM文章的結果證實(shí)，富士通半導體基于DDC的工藝提供了65納米或55納米工藝所能達到的性能與功耗的最佳組合。DDC技術(shù)與富士通半導體低功耗工藝的集成實(shí)現我們的全部預期?；贒DC的技術(shù)將于2013上半年在55納米工藝實(shí)現商品化。”
兩家公司對分別采用富士通半導體的標準工藝和DDC技術(shù)制造的相同電路進(jìn)行了比較。除了其他優(yōu)勢，DDC技術(shù)將1.2V工作電壓、相同功耗下的數字電路性能提高了大約30%。如果將工作電壓降到0.9V，同等性能下DDC技術(shù)則可將功耗降低47%。DDC在功耗和性能上的提高得益于全域以及局部閾值電壓波動(dòng)減小、基體效應提高以及有效電流(IEFF)提高等器件參數方面的優(yōu)勢。
富士通半導體是SuVolta DDC技術(shù)的首家授權用戶(hù)。自從2011年6月宣布合作以來(lái)，兩家公司在65納米和55納米節點(diǎn)上共同開(kāi)發(fā)DDC技術(shù)，并于2011年的IEDM會(huì )議上介紹了通過(guò)DDC技術(shù)與富士通半導體的低功耗工藝集成而實(shí)現的SRAM模塊在0.425V低工作電壓下的低功耗運行。在今年的IEDM會(huì )議上，SuVolta展示的電路結果顯示，DDC技術(shù)可帶來(lái)更高速或更低功耗的運行(取決于設計需求)。具體優(yōu)勢包括：
- 相同工作頻率下環(huán)型振蕩器的動(dòng)態(tài)功耗降低近50%，相同功耗下性能則可以提高約30%
- 全域閾值電壓(VT)波動(dòng)減小一個(gè)標準偏差
- 低電源電壓(VDD)下有效電流(IEFF)最高可增大80%
- 適當偏壓可緊縮邊角設計
- 跨導運算放大器(OTA)電路增益即便在低工作電壓下也有12dB的提升
- 全域以及局部鏡像電源匹配都得到了提高
SuVolta公司總裁兼首席執行官Bruce McWilliams博士表示：“采用基于DDC技術(shù)的富士通半導體55納米工藝制造的產(chǎn)品將很快面世，我們對此感到非常高興。通過(guò)顯著(zhù)提升性能和高達50%的功耗降低，SuVolta公司正為業(yè)界提供一項靈活而低成本的器件技術(shù)選擇，從而延續CMOS技術(shù)的優(yōu)勢。”
2012年國際電子器件會(huì )議(IEDM)將于12月10日至12日在加利福尼亞州舊金山市的聯(lián)合廣場(chǎng)希爾頓酒店召開(kāi)。SuVolta與富士通半導體合作的“一種增強數字與模擬電路功耗/性能的高集成65nm系統級芯片工藝(A Highly Integrated 65nm SoC Process with Enhanced Power/Performance of Digital and Analog Circuits)”一文將于12月11日(星期二)在會(huì )期14.4時(shí)段進(jìn)行演講。
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