Cadence合成技術(shù)為Renesas微系統公司加快生產(chǎn)時(shí)間

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè) Cadence 設計系統公司 (NASDAQ:CDNS) 日前宣布 Renesas 微系統有限公司已采用 Cadence^® Encounter^® RTL Compiler 用于綜合實(shí)現，尤其是將復雜 ASIC 設計的芯片利用率提高了 15%，面積減少了 8.4%，加速了實(shí)現周期并降低了成本。

　　Renesas 微系統公司SoC 開(kāi)發(fā)事業(yè)部首席專(zhuān)家 Kazuyuki Irie 說(shuō)：“Renesas 一直以來(lái)都在與 Cadence 密切合作，共同開(kāi)發(fā)最佳的網(wǎng)表分析流程，以夠在早期就發(fā)現設計中潛在的結構性問(wèn)題和缺陷。Encounter RTL Compiler 解決了長(cháng)久以來(lái)我們一直在糾結的問(wèn)題。 在我們以前的流程中，每次我們分析和解決擁塞熱點(diǎn)和可布通率問(wèn)題時(shí)，我們都會(huì )需要額外的布局布線(xiàn)周期。 Cadence的實(shí)現技術(shù)為我們提供了更快速、更高效的芯片生產(chǎn)方式。”

　　在目前的 ASIC 設計開(kāi)發(fā)中，對具有超大范圍、高速、復雜設計的需求越來(lái)越高，Renesas 一直關(guān)注于 ASIC 設計的高密度布局、高速和縮短實(shí)現周期。過(guò)去，在完成布局和布線(xiàn)階段之后，對公司的工程師來(lái)說(shuō)再去解決那些嚴重的布通率變得非常困難，從而導致更長(cháng)的實(shí)現周期;如果工程師發(fā)現了布線(xiàn)的擁塞熱點(diǎn)，他們將被迫重新運行布局和布線(xiàn)工具，以幫助實(shí)現最大利用率、調整布局擁塞、空間規劃和電路優(yōu)化。

　　Encounter RTL Compiler 具有在流程早期實(shí)現一個(gè)網(wǎng)表的結構性分析環(huán)境的獨特能力。 這使 Renesas 工程師能夠在執行布局和布線(xiàn)之前在其設計中發(fā)現有結構性問(wèn)題。 通過(guò)采用該方法，他們減少了實(shí)現周期并簡(jiǎn)化了熱點(diǎn)擁塞，使其能夠進(jìn)一步提高利用率并減小芯片尺寸。

　　在Renesas 已經(jīng)生產(chǎn)了多個(gè) ASIC 芯片中(最小可達28 納米)，與公司以前采用的方法相比，其總體利用率提高了近15%。 通過(guò)利用 Encounter RTL Compiler，Renesas成功在一個(gè)較短的周期內完成了多個(gè)復雜的 ASIC 設計，同時(shí)減少了芯片尺寸。

　　Cadence 芯片實(shí)現事業(yè)部研發(fā)高級副總裁 Chi-Ping Hsu 博士說(shuō)：“與許多其他技術(shù)公司一樣，Renesas 微系統希望獲得上市時(shí)間和成本上的優(yōu)勢。 作為 Cadence RTL至簽核流程中的關(guān)鍵技術(shù)，RTL Compiler 提供了獨特功能，可以加快產(chǎn)品的上市時(shí)間，同時(shí)滿(mǎn)足目前嚴格的芯片尺寸要求。”