賽靈思SSI技術(shù)為FPGA帶來(lái)全新密度、帶寬和功耗優(yōu)勢

　　從基本的 ASMBL 架構出發(fā)，賽靈思已經(jīng)推出了實(shí)現堆疊硅片集成的三項重大改進(jìn)(如圖3 所示)。首先，每個(gè)芯片 Slice 接收自己的時(shí)鐘和配置電路。其次，對走線(xiàn)架構進(jìn)行了改進(jìn)，通過(guò)對芯片進(jìn)行表面鈍化處理，實(shí)現了 FPGA 邏輯陣列內部布線(xiàn)資源的直接連接，繞開(kāi)了傳統的并行和串行 I/O 電路。第三，對每個(gè)芯片 Slice 進(jìn)行進(jìn)一步加工，形成微凸塊，以便將芯片連接到硅基片上。與采用傳統 I/O 相比，正是這項創(chuàng )新使連接的數量大幅增加，同時(shí)又顯著(zhù)降低了時(shí)延和功耗(與標準 I/O 相比，單位功耗芯片間連接功能提高了 100 倍)。

　　圖 3：針對硅片堆疊集成進(jìn)行優(yōu)化的 FPGA 芯片 Slice

　　硅通孔技術(shù)實(shí)現硅中介層

　　無(wú)源硅中介層負責 FPGA 芯片的互聯(lián)。它采用風(fēng)險低、良率高的 65nm 工藝技術(shù)制造而成，擁有四個(gè)金屬化層，以構建用以連接多 FPGA 芯片的邏輯區的成千上萬(wàn)條跡線(xiàn)。(如圖 4 所示)

　　圖 4：無(wú)源硅中介層

　　圖5是已經(jīng)組裝完成的芯片堆疊的“X 光透視圖”。它在無(wú)源硅中介層上并行放置了四個(gè)堆疊的FPGA芯片(底視圖)。通過(guò)透明顯示，可以觀(guān)察到用硅中介層上的走線(xiàn)連接起來(lái)的 FPGA 芯片 Slice(未縮放)。

　　圖5：組裝完成的芯片堆疊的“X光透視圖”