賽靈思Virtex-7 2000T背景資料

　　賽靈思現已向客戶(hù)推出世界最大容量的 FPGA：Virtex-7 2000T。這款包含 68 億個(gè)晶體管的FPGA具有 1,954,560 個(gè)邏輯單元，容量相當于市場(chǎng)同類(lèi)最大28nm FPGA 的兩倍。這是賽靈思采用臺積電 (TSMC) 28nm HPL工藝推出的第三款 FPGA，更重要的是，這也是世界第一個(gè)采用堆疊硅片互聯(lián) (SSI) 技術(shù)(該技術(shù)是賽靈思致力于實(shí)現3D IC 的方法)的商用FPGA(參見(jiàn) Xcell 雜志第 74 期的封面報道)。

　　賽靈思可編程平臺開(kāi)發(fā)全球高級副總裁 Victor Peng 指出：“Virtex-7 2000T FPGA 是賽靈思創(chuàng )新和業(yè)界合作史上的一個(gè)重大里程碑。如果沒(méi)有堆疊硅片互聯(lián) (SSI) 技術(shù)，至少要等到下一代工藝技術(shù)，才有可能在單個(gè)FPGA中實(shí)現如此大的晶體管容量。就通常新一代產(chǎn)品的推出而言，SSI 至少提前一年將我們的最大型 28nm 器件交付給了客戶(hù)，這對 ASIC 和 ASSP 仿真和原型而言尤其重要。”

　　傳統上， FPGA 廠(chǎng)商習慣于采用最新芯片工藝技術(shù)來(lái)實(shí)現他們的新架構，充分發(fā)揮摩爾定律的作用，這樣晶體管的數量每 22 個(gè)月就能隨最新芯片工藝技術(shù)的推出而翻一番。過(guò)去 20 年，FPGA 廠(chǎng)商一直遵循摩爾定律的發(fā)展，不斷推出新的 FPGA，實(shí)現器件容量的倍增。

　　然而，針對 Virtex-7 2000T 和 Virtex-7 系列的幾個(gè)其他產(chǎn)品，賽靈思打造了 SSI 技術(shù)。該技術(shù)在無(wú)源硅中介層上并排連接著(zhù)幾個(gè)硅切片(有源切片)，該切片再由穿過(guò)該中介層的金屬連接，與印制電路板上不同 IC 通過(guò)金屬互聯(lián)通信的方式類(lèi)似。通過(guò)這種技術(shù)，賽靈思讓器件的發(fā)展步伐超過(guò)了摩爾定律的速度。Virtex-7 2000T FPGA 的容量是市場(chǎng)同類(lèi)最大28nm 器件的兩倍，而且比賽靈思最大型的 Virtex-6 FPGA 大 2.5 倍。賽靈思Virtex-7 FPGA 產(chǎn)品線(xiàn)經(jīng)理 Panch Chandrasekaran 指出，該架構的真正優(yōu)勢在于，雖然2000T由 4 個(gè)切片組成，但它仍保持著(zhù)傳統 FPGA 的使用模式，設計人員可通過(guò)賽靈思工具流程和方法將該器件作為一款極大型 FPGA 進(jìn)行編程。

　　除具有 1,954,560 個(gè)邏輯單元外，Virtex-7 2000T 還包括含有 305,400 個(gè) CLB 切片的可配置邏輯塊 (CLB) ，分布式 RAM 容量高達 21,550 Kb。它共有 2,160 個(gè) DSP slice、46,512 個(gè) BRAM、24 個(gè)時(shí)鐘管理模塊、4 個(gè) PCIe® 模塊、36 個(gè) GTX 收發(fā)器(每個(gè)性能達12.5 Gbps)、24 個(gè) I/O bank 和共 1,200 個(gè)用戶(hù) I/O。

　　Virtex-7 2000T 的推出， 標志著(zhù)賽靈思取得了一個(gè)重大成就，也標志著(zhù)賽靈思向半導體產(chǎn)業(yè)的 3D IC時(shí)代邁進(jìn)了一大步。Chandrasekaran 指出，該產(chǎn)品的真正價(jià)值在于開(kāi)啟了用戶(hù)創(chuàng )新之門(mén)，為苦心尋找最大容量器件的客戶(hù)帶來(lái)了新的設計能力。他說(shuō)：“對那些希望加速產(chǎn)品開(kāi)發(fā)，為軟件開(kāi)發(fā)人員提供芯片仿真功能，或者期望將多個(gè)芯片整合到單個(gè)器件中，以及那些發(fā)現其設計不能采用 ASIC 的客戶(hù)而言，他們都將從這一了不起的技術(shù)中大受其益。通過(guò)采用SSI 技術(shù)，賽靈思現在就把下一代工藝才能提供的超大容量FPGA，交到設計人員手中。”

　　ASIC 和 IP 仿真及原型

　　Gary Smith EDA 的設計工具分析師兼 ASIC 方法專(zhuān)家 Gary Smith 指出，目前高端 ASIC 或 ASSP 設計平均包含 4.2 億個(gè)門(mén)。“我聽(tīng)說(shuō)過(guò)的最大產(chǎn)品包含 11 億個(gè)門(mén)。”由于門(mén)的數量很多，不管是商用仿真系統，還是自己動(dòng)手設計的 ASIC 原型設計電路板，90% 以上的 ASIC 設計團隊都要采用某種形式的硬件輔助驗證系統。

　　傳統上，創(chuàng )建商用模擬仿真系統的公司或自己進(jìn)行原型設計的團隊一直是廠(chǎng)商推出最大型 FPGA 產(chǎn)品的首批使用客戶(hù)。商用仿真系統供應商希望盡可能提高 FPGA 的容量。Chandrasekaran 指出：“尤其是這個(gè)市場(chǎng)的設計，將因為擁有Virtex-7 2000T 超越摩爾定律的容量而獲益匪淺。Virtex-7 2000T可以讓他們現在即可向他們的客戶(hù)推出擁有下一代容量的仿真系統，并最終使得這些客戶(hù)大大縮短開(kāi)發(fā)時(shí)間，并更快向市場(chǎng)推出更多新的、更具創(chuàng )新性的產(chǎn)品。”

　　大多數商用模擬仿真系統包括兩個(gè)或兩個(gè)以上電路板，以及數個(gè) FPGA，這具體取決于客戶(hù)需要模擬仿真的 ASIC、IP甚至系統的大小。同時(shí)，模擬仿真系統的客戶(hù)可用其加速驗證，確保設計功能正常，而且能為軟件團隊提供設計的硬件版本，幫助軟件團隊盡快啟動(dòng)開(kāi)發(fā)工作，等代工廠(chǎng)推出實(shí)體芯片 ASIC 后就能基本完成軟件設計。這當然有助于加快產(chǎn)品上市進(jìn)程。

　　就商用模擬仿真系統的典型使用模式而言，用戶(hù)首先用傳統的 EDA 驗證軟件來(lái)設計 ASIC 或 IP并驗證其功能，做好這步工作之后，就能在商用仿真器中實(shí)現寄存器傳輸級 (RTL) 版本設計，以便進(jìn)一步進(jìn)行設計驗證。每個(gè)仿真器廠(chǎng)商通常提供自己的軟件，配合賽靈思的設計軟件工作，以綜合 RTL，并將 ASIC 設計分區到不同的模塊，讓這些模塊在仿真器中的各個(gè) FPGA 上實(shí)現優(yōu)化分配。模擬仿真廠(chǎng)商的軟件連接到運行不同 EDA 驗證工具的工作站或 PC 上，在仿真器上運行的同時(shí)進(jìn)行設計測試。

　　模擬仿真廠(chǎng)商也提供了低成本的選擇，有時(shí)稱(chēng)作仿真器的“復制品”或者統稱(chēng)為“原型系統”。這些低成本選擇只能仿真 ASIC 功能。公司為軟件團隊提供這些系統，旨在幫助他們快速開(kāi)發(fā)日后將在設計中運行的驅動(dòng)程序、固件和應用。

　　Chandrasekaran指出，更大型的 FPGA 能讓模擬仿真廠(chǎng)商推出更高容量的模擬仿真系統，也能用較少的FPGA構建中低容量的系統，從而提升在該系統上運行的設計的整體時(shí)鐘速度的同時(shí)，降低功耗和材料清單成本。Chandrasekaran 說(shuō)：“Virtex-7 2000T 容量非常大，廠(chǎng)商甚至能夠在單個(gè) FPGA 芯片基礎上構建仿真器。由于設計運行的芯片數量減少，甚至只需要一個(gè)芯片，因此系統整體性能也能變得更快。”

　　如果設計團隊買(mǎi)不起市場(chǎng)上現成的價(jià)值可能超過(guò)百萬(wàn)美元的昂貴模擬仿真系統，Virtex-7 2000T也是不錯的選擇。Chandrasekaran 指出：“許多設計團隊都構建自己的定制開(kāi)發(fā)板來(lái)進(jìn)行 ASIC或整個(gè)系統功能的原型和/或模擬仿真，快速啟動(dòng)軟件開(kāi)發(fā)。即便用仿真系統來(lái)開(kāi)發(fā)自己 IC 的設計人員也能為軟件團隊提供自己的不同版本的 FPGA。”

　　Chandrasekaran 表示，該器件對 IP 廠(chǎng)商也有吸引力。IP 廠(chǎng)商不僅能用 FPGA 來(lái)開(kāi)發(fā)新的IP模塊，還能用其向潛在客戶(hù)演示 IP核的功能。

　　系統架構整合與節能

　　除了有利于 ASIC 和 IP 模擬仿真及原型外，新型 Virtex-7 2000T 對希望降低系統功耗、增強性能和系統功能的系統架構師也極富吸引力。

　　Chandrasekaran 指出：“市場(chǎng)上使用多個(gè) FPGA 的最終產(chǎn)品非常多。有了 Virtex-7 2000T，就能在單個(gè) FPGA 上集成數個(gè) FPGA 的功能。系統集成提高了性能，因為所有這些功能都集中在了一個(gè)芯片上，系統集成后，避免了開(kāi)發(fā)板上不同 IC 間的 I/O 接口，從而降低了功耗。I/O 接口數量越多，功耗就越大，二者成正比關(guān)系。因此，設計性能越高、系統中 IC 數量越多，功耗也就越大。”

　　此外，系統功能在多個(gè) IC 間的分區也是一項復雜工作，可能會(huì )延長(cháng)設計時(shí)間，增加測試成本。多個(gè)器件整合到系統中能減小分區壓力，同時(shí)還能降低驗證和測試相關(guān)的成本。Chandrasekaran 指出：“由于容量比競爭性 FPGA 高出一倍還多，Virtex-7 2000T 能讓客戶(hù)進(jìn)一步提高集成度，相對于多芯片解決方案而言可將功耗降低四倍左右。此外，由于打破了 I/O 瓶頸，他們也能提升系統性能，同時(shí)因為取消不必要的設計分區而降低了系統的復雜性。架構師們也可以節省下大量的板級空間以便添加其他功能，或者能夠縮小產(chǎn)品的尺寸。”

　　與其它 7 系列器件一樣，賽靈思的 Virtex-7 2000T 也采用臺積電專(zhuān)門(mén)針對28nm FPGA 的高性能低功耗 (HPL) 工藝技術(shù)(詳見(jiàn)賽靈思中國通訊第37期的封面報道)制造而成。Chandrasekaran 表示，由于賽靈思 Virtex-7 2000T 采用 HPL 工藝制造，因此晶體管的漏電流低于采用 28nm 高性能(HP)工藝技術(shù)實(shí)現的同類(lèi)競爭器件。這就意味著(zhù) Virtex-7 2000T 的功耗， 僅相當于容量?jì)H為其一半的競爭器件的水平。

　　ASIC的替代產(chǎn)品

　　最后但同樣重要的是，對于那些無(wú)法求證在 28nm 工藝節點(diǎn)開(kāi)發(fā) ASIC 或 ASSP 的成本和風(fēng)險是否值當的、且越來(lái)越多不斷增長(cháng)的設計團隊來(lái)說(shuō)， Virtex-7 2000T同樣很有吸引力。隨著(zhù)芯片工藝技術(shù)的不斷發(fā)展，設計和制造成本也在不斷飆升。28nm的 ASIC 或 ASSP 的NRE成本超過(guò) 5,000 萬(wàn)美元，而且一旦修改 ASIC 則可能把成本再增加近一半。設計過(guò)程中一旦因為疏忽犯了錯，就會(huì )嚴重影響產(chǎn)品贏(yíng)利，多次犯錯就可能導致項目取消，錯過(guò)市場(chǎng)機遇，甚至導致公司的倒閉。

　　Virtex-7 2000T 可取代 1,000 萬(wàn)到 2,000 萬(wàn)門(mén)級的 ASIC，避免了 ASIC相關(guān)的NRE 成本問(wèn)題。Chandrasekaran 表示：“設計人員可以集中精力進(jìn)行設計， 而無(wú)需再擔心什么小錯誤會(huì )導致災難性的返工修改。此外，Virtex-7 2000T 具有可重編程性，如果設計人員犯了錯誤，對器件重新編程就可以了。”

　　設計方法保持不變

　　雖然 Virtex-7 2000T 是一種超大容量器件，但對該器件的編程不需要在工作方法上做很大的調整。

　　Chandrasekaran 表示：“過(guò)去幾年來(lái)，充分考慮到超大容量設計的需求，賽靈思一直在優(yōu)化設計工具?，F在客戶(hù)能夠針對功耗和性能有效地進(jìn)行分區、布局規劃和優(yōu)化。”Chandrasekaran 解釋說(shuō)，大多數并非所有大型 FPGA 通常都需要設計人員執行一定的分區工作，將時(shí)序關(guān)鍵功能盡可能貼近彼此。設計團隊如果在 Virtex-7 2000T 中布置大型設計，賽靈思工具可幫助他們進(jìn)行布局規劃，并進(jìn)行設計分區，從而實(shí)現最佳時(shí)序和性能。

　　最新版賽靈思設計工具可支持 Virtex-7 2000T。Chandrasekaran 表示：“用戶(hù)現在就能立刻用 Virtex-7 2000T進(jìn)行設計。”未來(lái)一年中，賽靈思計劃發(fā)布其它單芯片 Virtex-7 FPGA 以及SSI 配置。