賽靈思SSI技術(shù)為FPGA帶來(lái)全新密度、帶寬和功耗優(yōu)勢

　　可編程技術(shù)勢在必行——用更少的資源實(shí)現更多功能、隨時(shí)隨地降低風(fēng)險、使用可編程硬件設計平臺快速開(kāi)發(fā)差異化產(chǎn)品——驅使人們不斷探索能夠提供更大容量、更低功耗和更高帶寬的 FPGA 解決方案，用來(lái)創(chuàng )建目前 ASIC 和 ASSP 所能提供的系統級功能。

　　賽靈思已經(jīng)開(kāi)發(fā)出一種創(chuàng )新型 FPGA 設計和制造方法，能夠滿(mǎn)足“可編程技術(shù)勢在必行”的兩大關(guān)鍵要求。堆疊硅片互聯(lián)技術(shù)是新一代 FPGA 的基礎，不僅超越了摩爾定律，而且實(shí)現的功能能夠滿(mǎn)足最嚴格的設計要求。利用該技術(shù)，賽靈思縮短了批量交付最大型 FPGA所需的時(shí)間，從而可以滿(mǎn)足最終客戶(hù)的批量生產(chǎn)需求。本白皮書(shū)將探討促使賽靈思開(kāi)發(fā)堆疊硅片互聯(lián)技術(shù)的技術(shù)及經(jīng)濟原因，以及使之實(shí)現的創(chuàng )新方法。

　　介紹

　　隨著(zhù) FPGA 的作用在系統設計中日益凸顯，設計日趨龐大和復雜，需要更大的邏輯容量和更多的片上資源。到日前為止，FPGA 主要遵循摩爾定律的發(fā)展速度來(lái)應對這種需求，每一代新工藝技術(shù)增加近兩倍的邏輯容量。然而，要跟上當今高端市場(chǎng)的需求增長(cháng)步伐，就需要必須超越摩爾定律。

　　每一代FPGA 新推出時(shí)， 那些FPGA 技術(shù)最積極的采用者，總是急切盼望著(zhù)率先采用其中容量最大、帶寬最高的器件。但是，在產(chǎn)品生命周期的早期階段構建大型 FPGA 器件存在的種種挑戰，將會(huì )限制器件批量供貨的能力，無(wú)法滿(mǎn)足這些客戶(hù)的量產(chǎn)需求。這是因為實(shí)現可重編程技術(shù)的電路開(kāi)銷(xiāo)會(huì )影響最大型 FPGA 器件的可制造性，進(jìn)而影響供貨。在新工藝節點(diǎn)的初期階段，缺陷密度較高，芯片良率會(huì )隨芯片尺寸的增加而迅速下降。隨著(zhù)制造工藝的成熟，缺陷密度降低，大型芯片的可制造性會(huì )顯著(zhù)提升。

　　因此，雖然最大型的 FPGA 器件在產(chǎn)品推出時(shí)供貨不足，但隨著(zhù)時(shí)間的推移，最終可以成批供貨，滿(mǎn)足最終客戶(hù)的批量需求。為順應“可編程技術(shù)勢在必行”這一發(fā)展趨勢，少數處于領(lǐng)先地位的客戶(hù)要求賽靈思在產(chǎn)品推出后盡快為他們提供批量生產(chǎn)所需的最大型 FPGA 器件。

　　例如，通信市場(chǎng)要求 FPGA 集成數十個(gè)串行收發(fā)器以及更多互聯(lián)邏輯和block RAM，以支持高級數據處理和流量管理，同時(shí)外形尺寸和功耗還應不超過(guò)目前的水平。為獲得先發(fā)優(yōu)勢，設備制造商希望能夠盡快啟動(dòng)新產(chǎn)品的生產(chǎn)。

　　為了滿(mǎn)足上述需求，賽靈思采用創(chuàng )新方法構建FPGA， 使其與最大型 FPGA 芯片相比，帶寬和容量相當甚至更高，同時(shí)還具備小型芯片加速批量生產(chǎn)的制造和快速上市優(yōu)勢。。這些優(yōu)勢的實(shí)現得力于堆疊硅片互聯(lián)技術(shù)。該技術(shù)使用帶微凸塊的硅中介層和硅通孔 (TSV)，將多片容易制造的 FPGA 芯片Slice 集成在單個(gè)封裝內。

　　多個(gè) FPGA 互聯(lián)面臨的挑戰

　　堆疊硅片互聯(lián)技術(shù)解決了之前試圖通過(guò)將兩個(gè)或多個(gè) FPGA 進(jìn)行邏輯互聯(lián)，創(chuàng )建出更大型的“虛擬 FPGA”，最終實(shí)現復雜設計時(shí)遇到的種種挑戰：

• 　　可用 I/O 數量有限，不足以連接用以供分區設計中不同 FPGA 間信號傳輸的復雜網(wǎng)絡(luò )，同時(shí)也難以連接 FPGA 到系統其它器件;
• 　　FPGA 間信號傳輸造成的時(shí)延會(huì )限制性能;
• 　　使用標準的器件 I/O 來(lái)創(chuàng )建多個(gè) FPGA 之間的邏輯連接會(huì )增加功耗。

　　主要挑戰：有限的連接功能與帶寬

　　SoC設計由數百萬(wàn)個(gè)走線(xiàn)復雜的門(mén)電路連接構成，走線(xiàn)網(wǎng)絡(luò )的形式包括多條總線(xiàn)、復雜的時(shí)鐘分配網(wǎng)絡(luò )和眾多控制信號。要成功地將 SoC 設計在多個(gè)FPGA 間進(jìn)行分區，就需要大量的 I/O 來(lái)實(shí)現在 FPGA 之間延伸的網(wǎng)絡(luò )。采用總線(xiàn)寬達 1,024 位的 SoC 設計，即便使用可用引腳數最多的 FPGA 封裝，工程師都必須采用效率較低的數據緩存及其他設計優(yōu)化手段，來(lái)實(shí)現高性能總線(xiàn)和其他關(guān)鍵路徑所需的成千上萬(wàn)條線(xiàn)路的一對一連接。

　　封裝技術(shù)是造成這種 I/O限制的主要因素。目前最先進(jìn)的封裝技術(shù)能夠提供約 1,200 個(gè)I/O 引腳，遠遠低于要求的 I/O 總數。

　　在芯片層，I/O 技術(shù)還存在另一項限制，因為每一代新工藝節點(diǎn)的 I/O 資源發(fā)展速度跟不上互聯(lián)邏輯資源的發(fā)展速度。與用于構建 FPGA 核心的可編程邏輯資源的晶體管相比，構成器件 I/O 結構的晶體管必須更大，才能提供電流和承受芯片間 I/O 標準規定的電壓。因此，增加芯片上的標準 I/O 數量不是實(shí)現多個(gè) PFGA 芯片互連的可行解決方案。

　　主要挑戰：時(shí)延過(guò)大

　　時(shí)延增大是多個(gè)FPGA 實(shí)現的另一個(gè)問(wèn)題。標準器件 I/O 帶來(lái)的引腳間延遲會(huì )降低多個(gè) FPGA 上的整體電路性能。另外，通過(guò)在標準 I/O 上采用時(shí)域多路復用 (TDM) 和在每個(gè) I/O 上運行多個(gè)信號，來(lái)增加虛擬引腳數，這會(huì )帶來(lái)更大的時(shí)延，進(jìn)而將 I/O 速度降低4~32倍甚至更多。速度降低通常對 ASIC 原型設計和仿真來(lái)說(shuō)是可以接受的，但對終端產(chǎn)品應用來(lái)說(shuō)往往速度過(guò)慢。

　　主要問(wèn)題：功耗增大

　　時(shí)域多路復用方法也會(huì )帶來(lái)更大的功耗。標準器件 I/O 引腳用于驅動(dòng)多個(gè) FPGA 間通過(guò) PCB 走線(xiàn)實(shí)現的數百個(gè)封裝互聯(lián)，比用于連接單芯片上邏輯網(wǎng)絡(luò )時(shí)的功耗更大。

　　同樣，多芯片模塊 (MCM) 技術(shù)也能通過(guò)將多個(gè) FPGA 芯片集成于單個(gè)封裝中來(lái)減少尺寸，并受困于有限的 I/O 數量、時(shí)延增大和功耗增加等同樣的限制。

　　賽靈思堆疊硅片互聯(lián)技術(shù)

　　為了克服這些限制和障礙，賽靈思已經(jīng)開(kāi)發(fā)出一種新的方法來(lái)實(shí)現大容量 FPGA 的批量生產(chǎn)。該新型解決方案能夠大量增加連接的數量，實(shí)現多個(gè)芯片間的高帶寬連接。與多個(gè)FPGA方法相比，還能顯著(zhù)降低時(shí)延和功耗，同時(shí)能在單個(gè)封裝中集成大量互聯(lián)邏輯和片上資源。

　　在 FPGA 系列的密度范圍內，中密度器件是“最佳選擇”。這是因為與前代器件相比，同一芯片尺寸上的容量和帶寬有顯著(zhù)提升，而與同一系列中的最大型器件相比，它們能夠在 FPGA 產(chǎn)品生命周期的早期階段就可以交付。因此，通過(guò)將多個(gè)這種芯片集成到單個(gè)器件內，就可以達到并超過(guò)最大型單片器件所提供的容量和帶寬，但同時(shí)又具有小型芯片的生產(chǎn)優(yōu)勢和即時(shí)量產(chǎn)優(yōu)勢。