堆疊硅片互聯(lián)技術(shù)的可行性

　　1. 概要

　　為盡早推出 28nm 高容量 FPGA 產(chǎn)品，賽靈思 (Xilinx) 通過(guò)以下工作滿(mǎn)足了關(guān)鍵需求：

　　充分利用 FPGA 的重復結構創(chuàng )建分區，并將分區按編號組合起來(lái)以創(chuàng )建單個(gè)產(chǎn)品，相對于采用大型單片產(chǎn)品而言，在工藝節點(diǎn)生命周期的早期即實(shí)現了高良率特性。

　　使用具有高可靠性的微凸塊，將硅片連接至硅中介層。

　　使用 TSV 技術(shù)和在大批量生產(chǎn)中獲得全面驗證的高密度互聯(lián)技術(shù)構成中介層，實(shí)現低時(shí)延的芯片間通信和倒裝片封裝。

　　使用大面積標準焊接凸塊，實(shí)現從中介層到下一級的高可靠性連接功能。

　　堆疊硅片互聯(lián)技術(shù)能充分滿(mǎn)足大批量生產(chǎn)需求，從而確保 28nm FPGA 產(chǎn)品能夠具備卓越的高可靠性和大容量?jì)?yōu)勢。賽靈思將一系列業(yè)經(jīng)驗證的大批量生產(chǎn)技術(shù)完美結合在一起，為需要大容量FPGA 的系統提供了高度創(chuàng )新的解決方案。

　　2. 挑戰性綜述

　　賽靈思的 Virtex-7 產(chǎn)品包含多達 200 萬(wàn)個(gè)可用的邏輯門(mén)，與 Virtex-6 系列相比，可將每個(gè)門(mén)的功耗降低 50%。此外，Virtex-7 系列還支持速率高達 28Gbps 的高速 SERDES，并集成了大量 DSP 模塊。

　　較大容量 FPGA 產(chǎn)品有潛力成為系統設計的核心，而不是僅具備支持隨機門(mén)的功能，因而可為客戶(hù)提供眾多顯著(zhù)優(yōu)勢，如在各種系統類(lèi)型和應用細分領(lǐng)域中實(shí)現全新的產(chǎn)品系列。

　　需要解決的一大關(guān)鍵問(wèn)題領(lǐng)域就是，如何用新的技術(shù)節點(diǎn)改進(jìn)超大尺寸產(chǎn)品的低良率問(wèn)題。隨著(zhù)缺陷密度水平的降低，良率會(huì )隨著(zhù)時(shí)間的推移不斷上升，但這需要 18 到 24 個(gè)月的時(shí)間。

　　下圖顯示了 28nm 和 20nm 技術(shù)在缺陷密度方面的改進(jìn)情況。

　　圖 1

　　28nm 和 20nm技術(shù)的缺陷密度水平

　　新技術(shù)缺陷密度水平的降低相對較快，但也要 18 到 24 個(gè)月才能實(shí)現大尺寸芯片的高良率。賽靈思采用的方案是通過(guò) FPGA 產(chǎn)品的重復結構實(shí)現 N 個(gè)較小芯片，此外， N 可以是 2、4 或更多，N 個(gè)芯片組裝在一起就形成了一個(gè)有著(zhù)相同特性的大型芯片。

　　這就克服了分別封裝 N 個(gè)芯片所帶來(lái)的挑戰，因而不會(huì )出現芯片、封裝以及開(kāi)發(fā)板之間來(lái)回出現的延遲，有效避免了高功耗和延遲過(guò)長(cháng)的問(wèn)題。

　　由于使用了較小尺寸的芯片，我們能夠快速提高晶圓產(chǎn)量，避免了與大尺寸芯片相關(guān)的良率下降問(wèn)題。

　　隨著(zhù)缺陷密度水平的降低，多芯片與單芯片解決方案之間的凈良率差異將減小。但是，使用較小芯片的性能優(yōu)勢仍保持不變。

　　大尺寸芯片上的大容量 FPGA 互連長(cháng)度非常長(cháng)，對于采用 28nm 工藝的緊密柵距互連結構而言，物理參數稍有變化就會(huì )對關(guān)鍵路徑的延遲產(chǎn)生較大影響。隨著(zhù)技術(shù)不斷成熟，諸如TSMC等晶圓廠(chǎng)商將逐漸縮小延遲差異。

　　因而，我們面臨的關(guān)鍵挑戰是，如何使用多芯片方案，在新技術(shù)節點(diǎn)剛剛可用的早期階段實(shí)現低延遲互連。