三星2nm制程將增加30%的EUV光刻層
加入技術(shù)交流群
7月19日消息，據韓媒TheElec報道，與三星的3nm制程相比，明年即將量產(chǎn)三星2nm制程將會(huì )多出30%的極紫外（EUV）光刻層。
三星于2018 年首次開(kāi)始在其 7nm 邏輯制程工藝節點(diǎn)上開(kāi)始應用 EUV，從那時(shí)起，隨著(zhù)遷移到5nm，再到3nm，三星在芯片生產(chǎn)過(guò)程中的EUV光刻層的數量或EUV工藝步驟的數量也在持續增長(cháng)。
報道援引消息人士的話(huà)表示，三星的2nm制程已經(jīng)增加到了 20 層的EUV光刻層。而三星的1.4nm則預計將有30多個(gè)EUV光刻層。
與此同時(shí)，三星也將EUV應用于其DRAM生產(chǎn)。三星為其第 6 代 10nm DRAM 應用了多達 7 個(gè) EUV 層，而 SK 海力士則應用了 5 個(gè)EUV光刻層。隨著(zhù)越來(lái)越多的芯片制造商擴大其EUV工藝步驟，光刻膠、空白掩模和薄膜等相關(guān)行業(yè)也有望增長(cháng)。
根據三星此前公布的工藝路線(xiàn)圖顯示，2nm SF2制程2025年推出，較第二代3GAP 3nm制程，相同運計算頻率和復雜度情況下課降低25%功耗，相同功耗和復雜度情況下課提高12%計算性能，減少5%芯片面積。
接下來(lái)的2nm SF2Z 制程采用了優(yōu)化的背面供電網(wǎng)絡(luò ) (BSPDN) 技術(shù)，該技術(shù)將電源軌置于晶圓背面，以消除電源線(xiàn)和信號線(xiàn)之間的瓶頸。與第一代 2nm 節點(diǎn) SF2 相比，將 BSPDN 技術(shù)應用于 SF2Z 不僅可以提高功率、性能和面積 (PPA)，還可以顯著(zhù)降低電壓降 (IR 降)，從而提高 HPC 設計的性能。SF2Z 預計將于 2027 年實(shí)現量產(chǎn)。
三星還公布了其他 2nm 工藝的發(fā)布日期。用于移動(dòng)領(lǐng)域的 SF2 和 SF2P 將分別于 2025 年和 2026 年推出。針對人工智能和高性能計算的 2nm 工藝將于 2026 年推出，早于 BSPDN 工藝。該公司還將于 2027 年推出用于汽車(chē)的 SF2A 工藝。
編輯：芯智訊-浪客劍
*博客內容為網(wǎng)友個(gè)人發(fā)布，僅代表博主個(gè)人觀(guān)點(diǎn)，如有侵權請聯(lián)系工作人員刪除。
