臺積電A16制程曝光：性能比N2P高8-10%，功耗降低15-20%！

美國當地時(shí)間4月24日，臺積電在美國舉辦了“2024年臺積電北美技術(shù)論壇”，披露其最新的制程技術(shù)、先進(jìn)封裝技術(shù)、以及三維集成電路（3D IC）技術(shù)，憑借此領(lǐng)先的半導體技術(shù)來(lái)驅動(dòng)下一代人工智能（AI）的創(chuàng )新。

據了解，臺積電在此次的北美技術(shù)論壇中，首度公開(kāi)了臺積電A16（1.6nm）技術(shù)，結合領(lǐng)先的納米片晶體管及創(chuàng )新的背面供電（backside power rail）解決方案以大幅提升邏輯密度及性能，預計于2026年量產(chǎn)。臺積電還推出系統級晶圓（TSMC-SoWTM）技術(shù)，此創(chuàng )新解決方案帶來(lái)革命性的晶圓級性能優(yōu)勢，滿(mǎn)足超大規模數據中心未來(lái)對AI的要求。

臺積電指出，適逢臺積電北美技術(shù)論壇舉辦30周年，出席貴賓人數從30年前不到100位，增加到今年已超過(guò)2,000位。北美技術(shù)論壇于美國加州圣塔克拉拉市舉行，為接下來(lái)幾個(gè)月陸續登場(chǎng)的全球技術(shù)論壇揭開(kāi)序幕，本技術(shù)論壇亦設置創(chuàng )新專(zhuān)區，展示新興客戶(hù)的技術(shù)成果。

臺積電總裁魏哲家博士指出，我們身處AI賦能的世界，人工智慧功能不僅建置于數據中心，而且也內置于個(gè)人電腦、移動(dòng)設備、汽車(chē)、甚至物聯(lián)網(wǎng)之中。臺積電為客戶(hù)提供最完備的技術(shù)，從全世界最先進(jìn)的硅芯片，到最廣泛的先進(jìn)封裝組合與3D IC平臺，再到串連數位世界與現實(shí)世界的特殊制程技術(shù)，以實(shí)現他們對AI的愿景。

此次論壇公布新技術(shù)包括：

臺積電A16技術(shù)

隨著(zhù)臺積電領(lǐng)先業(yè)界的N3E技術(shù)進(jìn)入量產(chǎn)，接下來(lái)的N2技術(shù)預計于2025年下半年量產(chǎn)，臺積電在其技術(shù)藍圖上推出了新技術(shù)A16。

據介紹，A16將結合臺積電的超級電軌（Super PowerRail）構架與納米片晶體管，預計于2026年量產(chǎn)。該超級電軌技術(shù)將供電網(wǎng)絡(luò )移到晶圓背面，為晶圓正面釋放出更多信號網(wǎng)絡(luò )的布局空間，借以提升邏輯密度和性能，讓A16適用于具有復雜信號布線(xiàn)及密集供電網(wǎng)絡(luò )的高效能運算（HPC）產(chǎn)品。

臺積電表示，相較于N2P制程，A16在相同Vdd（工作電壓）下，速度增快8-10%，在相同速度下，功耗降低15-20%，芯片密度提升高達1.10倍，以支持數據中心產(chǎn)品。

臺積電創(chuàng )新的NanoFlex技術(shù)支持納米片晶體管

臺積電即將推出的N2技術(shù)將搭配TSMC NanoFlex技術(shù)，展現臺積電在設計技術(shù)協(xié)同優(yōu)化的嶄新突破。

TSMC NanoFlex為芯片設計人員提供了靈活的N2標準元件，這是芯片設計的基本構建模塊，高度較低的元件能夠節省面積并擁有更高的功耗效率，而高度較高的元件則將性能最大化?？蛻?hù)能夠在相同的設計內存塊中優(yōu)化高低元件組合，調整設計進(jìn)而在應用的功耗、性能及面積之間取得最佳平衡。

N4C技術(shù)

臺積電還宣布將推出先進(jìn)的N4C技術(shù)以因應更廣泛的應用，N4C延續了N4P技術(shù)，晶粒成本降低高達8.5%且采用門(mén)檻低，預計于2025年量產(chǎn)。

據介紹，N4C提供具有面積效益的基礎硅智財及設計法則，皆與廣被采用的N4P完全兼容，因此客戶(hù)可以輕松移轉到N4C，晶粒尺寸縮小亦提高良率，為強調價(jià)值為主的產(chǎn)品提供了具有成本效益的選擇，以升級到臺積電下一個(gè)先進(jìn)技術(shù)。

CoWoS、系統整合芯片、以及系統級晶圓（TSMC-SoW）

臺積電的CoWoS是AI革命的關(guān)鍵推動(dòng)技術(shù)，讓客戶(hù)能夠在單一中介層上并排放置更多的處理器核心及高帶寬內存（HBM）。同時(shí)，臺積電的系統整合芯片（SoIC）已成為3D芯片堆疊的領(lǐng)先解決方案，客戶(hù)越來(lái)越趨向采用CoWoS搭配SoIC及其他元件的做法，以實(shí)現最終的系統級封裝（System in Package，SiP）整合。

臺積電系統級晶圓技術(shù)提供了一個(gè)革新的選項，讓12英寸晶圓能夠容納大量的晶粒，提供更多的運算能力，大幅減少數據中心的使用空間，并將每瓦性能提升好幾個(gè)數量級。

臺積電已經(jīng)量產(chǎn)的首款SoW產(chǎn)品采用以邏輯芯片為主的整合型扇出（InFO）技術(shù)，而采用CoWoS技術(shù)的芯片堆疊版本預計于2027年準備就緒，能夠整合SoIC、HBM及其他元件，打造一個(gè)強大且運算能力媲美數據中心服務(wù)器機架或甚至整臺服務(wù)器的晶圓級系統。

硅光子整合

臺積電正在研發(fā)緊湊型通用光子引擎（COUPE）技術(shù)，以支持AI熱潮帶來(lái)的數據傳輸爆炸性成長(cháng)。COUPE使用SoIC-X芯片堆疊技術(shù)將電子裸晶堆疊在光子裸晶之上，相較于傳統的堆疊方式，能夠為裸晶對裸晶界面提供最低的電阻及更高的能源效率。臺積電計于2025年完成支持小型插拔式連接器的COUPE驗證，接著(zhù)于2026年整合CoWoS封裝成為共同封裝光學(xué)元件（Co-Packaged Optics，CPO），將光連接直接導入封裝中。

車(chē)用先進(jìn)封裝

繼2023年推出支持車(chē)用客戶(hù)及早采用的N3AE制程之后，臺積電藉由整合先進(jìn)芯片與封裝來(lái)持續滿(mǎn)足車(chē)用客戶(hù)對更高運算能力的需求，以符合行車(chē)的安全與質(zhì)量要求。臺積電正在研發(fā)InFO-oS及CoWoS-R解決方案，支持先進(jìn)駕駛輔助系統（ADAS）、車(chē)輛控制及中控電腦等應用，預計于2025年第四季完成AEC-Q100第二級驗證。

編輯：芯智訊-林子 來(lái)源：臺積電