CoWoS封裝技術(shù)介紹

1. CoWoS背景
   “封測廠(chǎng)已經(jīng)跟不上晶圓代工的腳步了，摩爾定律都開(kāi)始告急了，我們與其在里面干著(zhù)急，不如做到外面去”，2011年，臺積電的余振華面對媒體如是說(shuō)。2011年，臺積電宣布將會(huì )做先進(jìn)封裝。經(jīng)過(guò)兩年時(shí)間，臺積電開(kāi)發(fā)出了CoWoS技術(shù)。但由于價(jià)格昂貴，只有Xilinx使用，為了拿下蘋(píng)果這個(gè)客戶(hù)，臺積電開(kāi)發(fā)出了一種精簡(jiǎn)的設計，能夠將CoWoS結構盡量簡(jiǎn)化，并且價(jià)格壓到原來(lái)的五分之一。這個(gè)技術(shù)就是后來(lái)的InFO技術(shù)。
   自此，臺積電的先進(jìn)封裝分成了兩部分，更為經(jīng)濟的InFO封裝技術(shù)，成為收集客戶(hù)采用的首選，這也是臺積電拿下蘋(píng)果這個(gè)客戶(hù)的原因。而專(zhuān)注于高階客戶(hù)市場(chǎng)的CoWoS技術(shù)也因為人工智能的發(fā)展，得到進(jìn)一步發(fā)展與應用。
   2012年臺積電在與賽靈思合作推出Virtex-7 HT系列FPGA的過(guò)程中（由4顆28nm FPGA芯片并排安裝在硅中介層）便開(kāi)發(fā)了TSV、μBump及RDL技術(shù)，并將這一系列技術(shù)命名為CoWoS（Chip-on-Wafer-on-Substrate）[3]。隨后公司研發(fā)出InFO封裝，大幅降低了封裝體積[4]。2018年，臺積電又公布了系統整合單芯片（SoIC）技術(shù)，標志著(zhù)臺積電已具備直接為客戶(hù)生產(chǎn)3DIC的能力。

2. CoWoS技術(shù)

CoWoS 技術(shù)概念，簡(jiǎn)單來(lái)說(shuō)是先將半導體芯片（像是處理器、記憶體等），一同放在硅中介層上，再透過(guò)Chip on Wafer（CoW）的封裝制程連接至底層基板上。換言之，也就是先將芯片通過(guò)Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把CoW 芯片與基板連接，整合成CoWoS；利用這種封裝模式，使得多顆芯片可以封裝到一起，透過(guò)Si Interposer 互聯(lián)，達到了封裝體積小，功耗低，引腳少的效果。

2.5D封裝：所謂的2.5D 封裝，主要的概念是將處理器、記憶體或是其他的芯片，并列排在硅中介板（Silicon Interposer）上，先經(jīng)由微凸塊（Micro Bump）連結，讓硅中介板之內金屬線(xiàn)可連接不同芯片的電子訊號；接著(zhù)再透過(guò)硅穿孔（TSV）來(lái)連結下方的金屬凸塊（Solder Bump），再經(jīng)由導線(xiàn)載板連結外部金屬球，實(shí)現芯片、芯片與封裝基板之間更緊密的互連。

· RDL(Redistributionlayer，再分布層)：在晶圓水平上，觸點(diǎn)再分布可以很高效的進(jìn)行。再分布層用于使連線(xiàn)路徑重新規劃，落到我們希望的區域，也可以獲得更高的觸點(diǎn)密度。再分布的過(guò)程，實(shí)際上是在原本的晶圓上又加了一層或幾層。首先淀積的是一層電介質(zhì)用于隔離，接著(zhù)我們會(huì )使原本的觸點(diǎn)裸露，再淀積新的金屬層來(lái)實(shí)現重新布局布線(xiàn)。UBM在這里會(huì )被用到，作用是支撐焊錫球或者其他材料的接觸球。

· 中介層(Interposer)：指的是焊錫球和晶粒之間導電層。它的作用是擴大連接面，使一個(gè)連接改線(xiàn)到我們想要的地方。與再分布層作用類(lèi)似。

· TIM:熱界面材料 （hermal interface material：TIM） 薄膜通常包含在高級封裝中，以幫助降低從有源die到周?chē)h(huán)境的總熱阻。（對于非常高功率的器件，通常應用兩層 TIM 材料層——die和封裝蓋之間的內層以及封裝和散熱器之間的一層。）

CoWoS（Chip On Wafer On Substrate）是一種2.5D的整合生產(chǎn)技術(shù)，先將芯片通過(guò)Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把CoW芯片與基板（Substrate）連接，整合成CoWoS。

CoWoS process Flow如下：

1. 先將芯片通過(guò)Si interposer與下面的wafer堆疊在一起，其中連接部分叫ubump，是一對Cu piller中間焊Solder，填入underfill保護芯片與連接的結構

1. 將芯片連接在載板上，然后進(jìn)行CMP將Si interposer減薄，接著(zhù)加入RDL與Solder ball。
   

1. 將wafer從載板上轉移到膠帶上，切割wafer，將芯片從膠帶上取下來(lái)倒置安裝在基板上。

1. 最后加上保護結構并使用熱界面金屬（TIM）填充保護蓋與芯片中間的空隙。
   

1. CoWoS封裝結構簡(jiǎn)圖

1. CoWoS封裝技術(shù)發(fā)展
   （1）CoWoS—S
   CoWoS平臺為高性能計算應用提供了同類(lèi)最佳的性能和最高的集成密度。這種晶圓級系統集成平臺提供了廣泛的內插器尺寸、HBM立方體數量和封裝尺寸。它可以實(shí)現比2倍掩模版尺寸(或約1，700mm2)更大的內插器，將領(lǐng)先的SoC芯片與四個(gè)以上的HBM2/HBM2E立方體集成在一起。

2. CoWoS—R

CoWoS-R是CoWoS高級封裝家族的一員，利用InFO技術(shù)利用RDL內插器并服務(wù)于小芯片之間的互連，尤其是在HBM(高帶寬存儲器)和SoC異構集成方面。RDL內插器由聚合物和銅跡線(xiàn)組成，在機械上相對靈活。這種靈活性增強了C4關(guān)節的完整性，并允許新的封裝可以擴大其規模，以滿(mǎn)足更復雜的功能需求。

CoWoS-R技術(shù)的主要特點(diǎn)包括:

1.RDL內插器最多由6L銅層組成，用于最小布線(xiàn)。間距為4微米(2微米線(xiàn)寬/間距)。

2.RDL互連提供了良好的信號和電源完整性性能，路由線(xiàn)路的RC值更低，以實(shí)現高傳輸數據速率。帶有六個(gè)RDL互連的共面GSGSG和層間接地屏蔽提供了出色的電氣性能。

3.由于SoC和相應襯底之間的CTE失配，RDL層和C4/UF層提供了良好的緩沖效果。C4凸起使應變能密度大大降低。

1. CoWoS—L

CoWoS-L作為CoWoS平臺中的最后一個(gè)芯片級封裝之一，結合了CoWoS-S和InFO技術(shù)的優(yōu)點(diǎn)，使用內插器與LSI (Local Silicon Interconnect)芯片提供了最靈活的集成，用于管芯到管芯的互連，RDL層用于功率和信號傳遞。該產(chǎn)品從1.5倍掩模版插入器尺寸開(kāi)始，具有1倍SoC+4倍HBM立方體，并將進(jìn)一步擴展外殼至更大尺寸，以集成更多芯片。

CoWoS-L服務(wù)的主要特點(diǎn)包括:

1.大規模集成電路芯片，用于通過(guò)多層亞微米銅線(xiàn)實(shí)現高布線(xiàn)密度的管芯間互連。大規模集成電路芯片可以在每個(gè)產(chǎn)品中采用多種連接架構(例如，SoC到SoC、SoC到小芯片、SoC到HBM等)，也可以在多個(gè)產(chǎn)品中重復使用。相應的金屬類(lèi)型、層數和間距與CoWoS-S的產(chǎn)品一致

2.基于模制的內插器在正面和背面都具有寬間距的RDL層，并且用于信號和功率傳輸的TIV(直通內插器通路)在高速傳輸中提供了低損耗的高頻信號。

3.能夠在片上系統芯片的正下方集成額外的元件，例如獨立的IPD(集成無(wú)源器件)，以更好的PI/SI支持其信號通信。

芯片的布局設計，遂成為延續摩爾定律的新解方，異構整合（Heterogeneous Integration Design Architecture System，HIDAS）概念便應運而生，同時(shí)成為IC 芯片的創(chuàng )新動(dòng)能。

所謂的異構整合，廣義而言，就是將兩種不同的芯片，例如記憶體＋邏輯芯片、光電＋電子元件等，透過(guò)封裝、3D 堆疊等技術(shù)整合在一起。換句話(huà)說(shuō)，將兩種不同制程、不同性質(zhì)的芯片整合在一起，都可稱(chēng)為是異構整合。

圖 CoWoS 封裝技術(shù)的路線(xiàn)圖

相比第三代技術(shù)，第五代CoWoS-S的晶體管數量將增加20倍，中介層面積也會(huì )提升3倍。第五代封裝技術(shù)還將封裝8個(gè)128G的HBM2e內存和2顆大型SoC內核。

2010 年開(kāi)始 2.5D Interposer 的研發(fā)，2011 年推出 2.5D Interposer 技術(shù) CoWoS（Chip on Wafer on Substrate）。第一代 CoWoS 采用 65 納米工藝，線(xiàn)寬可以達到 0.25μm，實(shí)現 4 層布線(xiàn)，為 FPGA、GPU 等高性能產(chǎn)品的集成提供解決方案。

真正引爆 CoWoS 的產(chǎn)品是人工智能（AI）芯片。2016 年，英偉達（Nvidia）推出首款采用 CoWoS 封裝的繪圖芯片 GP100，為全球 AI 熱潮拉開(kāi)序幕；2017 年 Google 在 AlphaGo 中使用的 TPU 2.0 也采用 CoWoS 封裝；2017 年英特爾（Intel）的 Nervana 也不例外的交由臺積電代工，采用 CoWoS 封裝。因成本高昂而坐冷板凳多年 CoWoS 封測產(chǎn)能在 2017 年首度擴充。

4、3D Fabric

去年，臺積電將他們的 2.5D 和 3D 封裝產(chǎn)品合并為一個(gè)單一的、全面的品牌3DFabric。

其中，2.5D封裝技術(shù)CoWoS可分為 CoWoS 和 InFO 系列。臺積電的3D封裝技術(shù)則是SoIC。

據臺積電介紹，公司的3D 封裝與 SoIC 平臺相關(guān)聯(lián)，該平臺使用堆疊芯片和直接焊盤(pán)鍵合，面對面或面對背方向 -表示為 SoIC 晶圓上芯片（chip on wafer）。硅通孔（TSV） 通過(guò) 3D 堆棧中的die提供連接。