晶圓代工“臺積電時(shí)代”即將結束？

作者：吳清珍

EET電子工程專(zhuān)輯原創(chuàng )
早前就有消息傳出臺積電的3nm工藝可能延遲的消息，在Seeking Alpha上的一篇文章認為，臺積電釋放很多危險信號，它將經(jīng)歷和Intel的10nm工藝節點(diǎn)一樣的至暗時(shí)刻，臺積電的工藝領(lǐng)導地位將不穩。
一方面是，臺積電對實(shí)際工藝規格描述非常模糊。比如描述N5 與 N7 相比縮小了 1.8 倍(略低于 2 倍基準，但符合臺積電每個(gè)節點(diǎn)的平均縮小)，這讓人得出結論，N5 的邏輯密度達到了 171MTr/mm2 甚至更高。但Angstronomics 基于實(shí)際測量的新分析表明，在 2020 年 Apple 報告 A14 的晶體管數量時(shí)，N5 沒(méi)有實(shí)現其預期縮小，實(shí)際上只實(shí)現了 1.52 倍的縮小，這導致“僅”138MTr/mm2 的密度。
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在今年8月，TechInsights在Blog上對4nm工藝的剖析和拆解，認為臺積電和三星所謂的4nm，和5nm工藝基本沒(méi)有區別，卻和客戶(hù)一起對外宣稱(chēng)用上了4nm工藝。(相關(guān)內容參考：聊聊臺積電與三星的4nm工藝“造假”事件)而且對于當代的尖端制造工藝，“nm”前面的這個(gè)數字本質(zhì)上并不代表任何實(shí)際的晶體管或器件物理尺寸。從250nm節點(diǎn)以后，幾納米數字就不再指代常規意義上的柵極長(cháng)度(gate length)，而只有技術(shù)迭代的象征意義。就好比對Foundry廠(chǎng)而言，“我說(shuō)它是4nm，那就是4nm……”

再加上據目前資料顯示，臺積電N3的預計密度是300MTr/mm2，并且依舊是FinFet工藝。而三星在密度200MTr/mm2的3GAE上就采用GAA工藝，單純說(shuō)造GAA和FinFet比，GAA的制造難度更大，但在時(shí)間節點(diǎn)上要在2022年就要造300MTr/mm2密度的芯片就是問(wèn)題，因為這不是一件容易的事情。臺積電每隔兩年密度翻1.8X的速度也遠高于業(yè)界速度。Intel從22nm到14nm就不再是以往的兩年周期了，14nm到10nm則是4-5年，而三星其實(shí)也不快，2019年的7LPP到2022年3GAE(和N5同級)也是三年。
另一方面就是性能不及預期的問(wèn)題。近日數碼博主 @手機芯片達人 表示，臺積電內部已經(jīng)決定放棄 N3 工藝，因為客戶(hù)幾乎都用，轉2023下半年量產(chǎn)降本的N3E工藝，N3成本高，design的window又很critical，連蘋(píng)果都棄用N3工藝。

此前有消息，關(guān)于蘋(píng)果的M2 Pro和M2 Max芯片會(huì )采用臺積電的3nm工藝，不過(guò)也越多越多的跡象表明，更大概率還是采用5nm工藝。
也有網(wǎng)友在網(wǎng)絡(luò )上公布，給出了各家臺積電 N3E 規劃中的芯片名單，其中也包括高通 SM8325 / P 這種主流芯片。
來(lái)源網(wǎng)絡(luò )

不過(guò)目前并不確定該消息的真實(shí)性。據悉，N3E 是 N3 工藝的簡(jiǎn)化版本，也是 3nm。與 N5 相比，N3 可提供高達 15% 性能提升和高達 30% 能效提升，而 N3E 在原有N3基礎上減少了EUV光罩層數，從25層減少到21層，雖然邏輯密度低了8%，但仍然比N5工藝節點(diǎn)要高出60%。
不過(guò)在2022年世界半導體大會(huì )上,臺積電(中國)有限公司副總監陳芳表示,臺積電 N3預計9月會(huì )進(jìn)入量產(chǎn),初期的良率有望比5nm的表現還要好。
根據之前臺積電工藝規劃進(jìn)展來(lái)看，N3工藝預計在今年下半年投片量產(chǎn)，而 N3E 工藝將在 2023 年下半年進(jìn)入量產(chǎn)，蘋(píng)果及英特爾會(huì )是主要的兩大客戶(hù)。

從性能層面來(lái)看，對于FinFet架構工藝來(lái)說(shuō)，越靠近300，它的性能就開(kāi)始變得極難以保證。三星在200密度的3GAE上就采用了GAA架構工藝，而Intel在7nm(200-240)則預計是最后一代FinFet工藝，三星和Intel都不會(huì )在300MTr/mm2 或者更高的密度上，繼續用FinFet。臺積電的N3雖然性能預期很保守，但實(shí)際上用FinFet造3nm，單就性能保持不變都很難了，更何況提升了。
當下三星已經(jīng)量產(chǎn)采用GAA工藝架構的3nm芯片，根據業(yè)界的分析報告，三星預計其 3nm 節點(diǎn)比起5nm制程將縮減35%的芯片面積、提升30%的性能并降低50%的功耗。臺積電分別在7nm和5nm節點(diǎn)占據絕大多數的市占率。因此，通過(guò)比臺積電更早制造3nm芯片，是否有助于三星獲得顯著(zhù)優(yōu)勢?
在臺積電后面追趕的除了三星，還有Intel，不過(guò)尖端工藝領(lǐng)域，技術(shù)推進(jìn)本不易。如果初代N3節點(diǎn)真的被放棄，那么臺積電這邊的3nm工藝大規模量產(chǎn)實(shí)際的延后時(shí)間就將近1年了。不過(guò)尖端工藝本就面臨更大的不確定性，畢竟在走前人未走的路。
作者：吳清珍 資深研究員本文參考自MebiuW、Seeking Alpha等。

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