聚焦 | 三星3nm GAA芯片流片成功，性能優(yōu)于臺積電的3nm FinFET？

6月29日晚間，據外媒報道，三星宣布其基于柵極環(huán)繞型 (Gate-all-around，GAA) 晶體管架構的3nm工藝技術(shù)已經(jīng)正式流片（Tape Out）。一直以來(lái)，三星與臺積電一直在先進(jìn)工藝上競爭，據介紹，與5nm制造工藝相比，三星的3nm GAA技術(shù)的邏輯面積效率提高了35%以上，功耗降低了50%，性能提高了約30%，而且GAA架構性能也優(yōu)于臺積電的3nm FinFET架構。

相較傳統 FinFET 溝道僅 3 面被柵極包覆，GAA 若以納米線(xiàn)溝道設計為例，溝道整個(gè)外輪廓都被柵極完全包裹，代表柵極對溝道的控制性更好。

要完成GAA架構，需要一套不同于臺積電和英特爾使用的 FinFET 晶體管結構的設計和認證工具，因此三星與新思科技（Synopsys）合作，采用了Fusion Design Platform的物理設計套件（PDK）。三星早在2019年5月就公布了3nm GAA工藝的物理設計套件標準，并 2020 年通過(guò)工藝技術(shù)認證，這次雙方聯(lián)合驗證了該工藝的設計、生產(chǎn)流程。

流片也是由Synopsys 和三星代工廠(chǎng)合作完成的，旨在加速為 GAA 流程提供高度優(yōu)化的參考方法。參考設計流程包括一個(gè)集成的、支持golden-signoff的 RTL 到 GDSII 設計流程以及golden-signoff產(chǎn)品。設計流程還包括對復雜布局方法和布局規劃規則、新布線(xiàn)規則和增加的可變性的支持。該流程基于單個(gè)數據模型并使用通用優(yōu)化架構，而不是組合點(diǎn)工具，針對的是希望將 3nm GAA 工藝用于高性能計算 (HPC)、5G、移動(dòng)和高級人工智能 (AI) 應用中的芯片的客戶(hù)。三星代工設計技術(shù)團隊副總裁 Sangyun Kim 表示：“三星代工是推動(dòng)下一階段行業(yè)創(chuàng )新的核心，我們不斷進(jìn)行基于工藝技術(shù)的發(fā)展，以滿(mǎn)足專(zhuān)業(yè)和廣泛市場(chǎng)應用不斷增長(cháng)的需求。三星電子最新的、先進(jìn)的 3nm GAA 工藝受益于我們與 Synopsys 的合作，Fusion Design Platform 的快速完成也令3nm 工藝的承諾可以達成，這一切都證明了關(guān)鍵聯(lián)盟的重要性和優(yōu)點(diǎn)?！?/span>三星、Synopsys并沒(méi)有透露這次驗證的3nm GAA芯片的詳情，只是表示，GAA 架構改進(jìn)了靜電特性，從而提高了性能并降低了功耗，可滿(mǎn)足某些柵極寬度的需求。這主要表現在同等尺寸結構下，GAA 的溝道控制能力強化，尺寸進(jìn)一步微縮更有可能性。與完善的電壓閾值調諧一起使用，這提供了更多方法來(lái)優(yōu)化功率、性能或面積 (PPA) 的設計。Synopsys 數字設計部總經(jīng)理 Shankar Krishnamoorthy 表示：“GAA 晶體管結構標志著(zhù)工藝技術(shù)進(jìn)步的一個(gè)關(guān)鍵轉折點(diǎn)，這對于保持下一波超大規模創(chuàng )新所需的策略至關(guān)重要?！?“我們與三星代工廠(chǎng)的戰略合作支持共同交付一流的技術(shù)和解決方案，確保這些擴展趨勢的延續以及這些為更廣泛的半導體行業(yè)提供的相關(guān)機會(huì )?！?/span>Synopsys 的Fusion 設計平臺包括用于數字設計的 Fusion Compiler、IC Compiler II 布局布線(xiàn)和 Design Compiler RTL 綜合、PrimeTime 時(shí)序簽核、StarRC 提取簽核、IC Validator 物理簽核和 SiliconSmart 庫表征。3nm GAA工藝流片意味著(zhù)該工藝量產(chǎn)又近了一步，不過(guò)最終的進(jìn)度依然不好說(shuō)，三星最早說(shuō)在2021年就能量產(chǎn)，后來(lái)推遲到2022年，但是從現在的情況來(lái)看，明年臺積電3nm工藝量產(chǎn)時(shí)，三星的3nm恐怕還沒(méi)準備好，依然要晚一些。

3 納米 GAA 工藝技術(shù)有兩種架構，就是 3GAAE 和 3GAAP。這是兩款以納米片的結構設計，鰭中有多個(gè)橫向帶狀線(xiàn)。這種納米片設計已被研究機構 IMEC 當作 FinFET 架構后續產(chǎn)品進(jìn)行大量研究，并由 IBM 與三星和格芯（Globalfoundries）合作發(fā)展。三星指出，此技術(shù)具高度可制造性，因利用約 90% FinFET 制造技術(shù)與設備，只需少量修改的光罩即可。另出色的柵極可控性，比三星原本 FinFET 技術(shù)高 31%，且納米片信道寬度可直接圖像化改變，設計更有靈活性。

對臺積電而言，GAAFET（Gate-all-around FETs）仍是未來(lái)發(fā)展路線(xiàn)。N3 技術(shù)節點(diǎn)，尤其可能是 N2 節點(diǎn)使用 GAA 架構。目前正進(jìn)行先進(jìn)材料和晶體管結構的先導研究模式，另先進(jìn) CMOS 研究，臺積電 3 納米和 2 納米 CMOS 節點(diǎn)順利進(jìn)行中。臺積電還加強先導性研發(fā)工作，重點(diǎn)放在 2 納米以外節點(diǎn)，以及 3D 晶體管、新內存、low-R interconnect 等領(lǐng)域，有望為許多技術(shù)平臺奠定生產(chǎn)基礎。臺積電正在擴大 Fab 12 的研發(fā)能力，目前 Fab 12 正在研究開(kāi)發(fā) N3、N2 甚至更高階工藝節點(diǎn)。作者：Luffy Liu    來(lái)源：電子工程專(zhuān)輯