關(guān)注 | 臺積電談2nm的實(shí)現方式
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在 2021 年 6 月的 VLSI 技術(shù)和電路研討會(huì )上，舉辦了一個(gè)關(guān)于“面向 2nm-CMOS 和新興存儲器的先進(jìn)工藝和器件技術(shù)”的短期課程。在本文中，我將回顧前兩個(gè)介紹前沿邏輯器件的演講。這兩個(gè)演示文稿是互補的，并提供了對邏輯技術(shù)可能發(fā)展的出色概述。
臺積電：未來(lái)十年的 CMOS 器件技術(shù)
平面 MOSFET 的柵極長(cháng)度 (Gate length：Lg) 縮放限制在大約 25nm，因為單表面柵極（single surface gate）對亞表面泄漏（ sub surface leakage）的控制很差。
添加更多的柵極（例如在 FinFET 中），將使其中的溝道被限制在三個(gè)柵極之間，從而能夠將 Lg 縮放到溝道厚度的大約 2.5 倍。FinFET 已經(jīng)從英特爾最初采用的高度傾斜鰭壁（highly sloped fin walls ）的 22 納米發(fā)展到今天更加垂直的壁（vertical walls）和臺積電為其 5 納米工藝實(shí)施的高遷移率溝道 FinFET。
更高的鰭會(huì )增加有效溝道寬度 (effective channel width：Weff)，Weff = 2Fh + Fth，其中 Fh 是鰭（Fin）高度，Fth 是鰭（Fin）厚度。增加 Weff 會(huì )增加重載電路（heavily loaded circuits）的驅動(dòng)電流，但過(guò)高的鰭會(huì )浪費有源功率（active power）。直而薄的鰭片有利于短溝道效應（short channel effects），但 Fw 受到遷移率降低和閾值電壓可變性（threshold voltage variability）增加的限制。在他們的 5nm 技術(shù)中實(shí)施高遷移率溝道（作者指出，用于 pFET 鰭片的 SiGe）使 TSMC 的驅動(dòng)電流提高了約 18%。
隨著(zhù)器件按比例縮小，寄生電阻和電容又將成為一個(gè)新問(wèn)題。CPP（Contacted Poly Pitch）決定標準cell寬度（見(jiàn)圖 1），它是由 Lg、接觸寬度 (Contact Width ：Wc) 和墊片厚度 ( Spacer Thickness：Tsp) 組成，CPP = Lg + Wc + 2Tsp。減少 Wc 會(huì )增加寄生電阻，除非進(jìn)行工藝改進(jìn)以改善接觸，而減少 tsp 會(huì )增加寄生電容，除非使用較慢的介電常數間隔物。
隨著(zhù)標準cell高度的降低，每個(gè)器件的鰭片數量必須減少（鰭片減少），見(jiàn)圖 2。
Fin depopulation 減少了單元尺寸，增加了邏輯密度并提供了更高的速度和更低的功率，但它確實(shí)降低了驅動(dòng)電流。
從 FinFET 過(guò)渡到堆疊的水平納米片 (stacked Horizontal Nanosheets：HNS)，通過(guò)改變片寬（sheet width：見(jiàn)圖 3）和通過(guò)堆疊更多片來(lái)增加 Weff 的能力來(lái)提高靈活性。
添加sheets與 Weff 相加，Wee = N*2(W+H)，其中 N 為sheets的數量，W 為sheets的寬度，H 為sheets的高度（厚度）。最終，sheets的數量受到底部sheets性能的限制。sheets之間的間距隨著(zhù)寄生電阻和電容的減小而降低，但必須足夠大以使柵極金屬（gate metals）和電介質(zhì)(dielectric)進(jìn)入間隙(gap)。在 HNS 堆棧下方有一個(gè)底部寄生臺面器件( bottom parasitic mesa device)，可以通過(guò)注入或介電層進(jìn)行控制。
在 FinFET 中，nFET 電子遷移率高于 pFET 空穴遷移率。在 HNS 中，遷移率更加不平衡，電子遷移率更高，空穴遷移率更低?？梢酝ㄟ^(guò)用 SiGe 包覆溝道(cladding the channel )或使用應變松弛緩沖器( Strain Relaxed Buffer)來(lái)提高空穴遷移率，但這兩種技術(shù)都會(huì )增加工藝復雜性。
Imec 引入了一個(gè)稱(chēng)為 Forksheet (FS) 的概念，其中在 nFET 和 pFET 之間放置了一個(gè)介電層，從而減少了 np 間距，從而形成了更緊湊的標準單元，見(jiàn)圖 4。
除了具有 FS 的 HNS，還有CFET(Complementary FET )，后者堆疊 nFET 和 pFET，從而無(wú)需水平 np 間距。
CFET 選項包括單片集成（monolithic integration），其中的 nFET 和 pFET 器件都制造在同一晶圓上。此外還有順序集成（equential integration），其中的 nFET 和 pFET 制造在單獨的晶圓上，然后結合在一起，這兩種選擇都有多個(gè)挑戰仍在研究中。
除了 CFET，演講者還談到了將晶體管集成到后端 (Back End Of Line：BEOL) 互連中的 3D 集成。這些選項需要具有多晶硅溝道（polysilicon channels ）或氧化物半導體的低溫晶體管，這會(huì )帶來(lái)各種性能和集成挑戰。
在前端 (Front End Of Line：FEOL) 中，正在探索 CFET 之外的選項，例如高遷移率材料、隧道 FET (Tunnel FETs：TFET)、負電容 FET (Negative Capacitance FETs：NCFET)、低溫 CMOS （Cryogenic CMOS）和低維材料（dimensional materials）。
低維材料采用納米管或二維材料的形式，這些材料提供比 HNS 更短的 Lg 和更低的功率，但仍處于早期研究階段。低維材料也適用于 HNS/CFET 方法，可選擇堆疊許多層。
IMEC：HNS/FS/CFET 選項
隨著(zhù) FinFET 達到極限，鰭變得越來(lái)越高、越來(lái)越薄、越來(lái)越近。鰭片數量減少正在降低驅動(dòng)電流并增加可變性，見(jiàn)圖 6。
當今最先進(jìn)的技術(shù)是每個(gè)設備有 2 個(gè)鰭片的 6 軌單元（track cell）。轉向單鰭和更窄的 np 間距將需要新的器件架構來(lái)提高性能，見(jiàn)圖 7。
為了繼續 CMOS 縮放，我們需要從 FinFET sot HNS 過(guò)渡到具有 FS 和 CFET 的 HNS，見(jiàn)圖 8。
從 FinFET 過(guò)渡到 HNS 提供了幾個(gè)優(yōu)勢，大的 Weff，改進(jìn)的短溝道效應，這意味著(zhù)更短的 Lg 和更好的設計靈活性，因為能夠改變片寬，見(jiàn)圖 9。
演講者繼續詳細介紹 HNS 處理以及一些挑戰和可能的解決方案。除了四個(gè)主要模塊外，HNS 工藝與 FinFET 工藝非常相似，見(jiàn)圖 10。
盡管 HNS 流程類(lèi)似于 FinFET 流程，但不同的關(guān)鍵模塊很困難。釋放蝕刻和實(shí)現多個(gè)閾值電壓特別困難。關(guān)于 HNS 所需的流程模塊更改的細節，有很多很好的信息，這超出了像這樣的評論文章的范圍。沒(méi)有明確討論的一件事是，為了將 HNS 工藝擴展到 5 軌單元，需要埋入式電源軌 (Buried Power Rails：BPR)，這是另一個(gè)仍在開(kāi)發(fā)中的困難工藝模塊。
正如在之前的演示中所見(jiàn)，FS 可以實(shí)現 HNS 的進(jìn)一步擴展。圖 11 展示了介電壁如何微縮（ dielectric wall） HNS 單元的更詳細視圖。
FS 工藝需要插入介電壁以減小 np 間距，圖 12 說(shuō)明了工藝流程。
除了 FS，CFET 通過(guò)堆疊器件提供零水平 np 間距。圖 13. 說(shuō)明了 CFET 概念。
CFET 對于 SRAM 縮放特別有趣。SRAM 縮放已經(jīng)放緩并且跟不上邏輯縮放。CFET 提供了將 SRAM 縮放恢復到歷史趨勢的潛力，見(jiàn)圖 14。
如前所述，有兩種 CFET 制造方法，單片和順序。圖 15 對比了這兩種方法的優(yōu)缺點(diǎn)。
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