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verilog-hdl
verilog-hdl 文章 進(jìn)入verilog-hdl技術(shù)社區
基于FPGA的自適應均衡器的研究與設計
- 摘要：近年來(lái)，自適應均衡技術(shù)在通信系統中的應用日益廣泛，利用自適應均衡技術(shù)在多徑環(huán)境中可以有效地提高數字接收機的性能。為了適應寬帶數字接收機的高速率特點(diǎn)，本文闡述了自適應均衡器的原理并對其進(jìn)行改進(jìn)。最
- 關(guān)鍵字： 自適應均衡器 寬帶數字接收機 FPGA Verilog HDL
基于FPGA的高速長(cháng)線(xiàn)陣CCD驅動(dòng)電路
- 高速長(cháng)線(xiàn)陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢，廣泛應用于航天退掃系統中的圖像數據采集。而CCD驅動(dòng)電路設計是CCD正常工作的關(guān)鍵問(wèn)題之一，CCD驅動(dòng)信號時(shí)序是一組相位要求嚴格的脈沖信號，只有時(shí)序信
- 關(guān)鍵字： CCD 線(xiàn)陣 FPGA verilog HDL
基于Verilog HDL的SVPWM算法的設計與仿真
- 摘要：空間矢量脈寬調制算法是電壓型逆變器控制方面的研究熱點(diǎn)，廣泛應用于三相電力系統中?；谟布腇PGA/CPLD芯片能滿(mǎn)足該算法對處理速度、實(shí)時(shí)性、可靠性較高的要求，本文利用Verilog HDL實(shí)現空間矢量脈寬調制算
- 關(guān)鍵字： 同步電動(dòng)機 電壓型逆變器 Verilog HDL
一種高效網(wǎng)絡(luò )接口的設計
- 為了得到比傳統片上網(wǎng)絡(luò )的網(wǎng)絡(luò )資源接口(NI)更高的數據傳輸效率和更加穩定的數據傳輸效果，提出了一種新的高效網(wǎng)絡(luò )接口的設計方法，并采用Verilog HDL語(yǔ)言對相關(guān)模塊進(jìn)行編程，實(shí)現了高效傳輸功能，同時(shí)又滿(mǎn)足核內路由的設計要求。最終通過(guò)仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿(mǎn)足設計要求的仿真結果。
- 關(guān)鍵字： 片上網(wǎng)絡(luò ) 網(wǎng)絡(luò )資源接口 核內路由 Verilog HDL
基于Xilinx V5的DDR2數據解析功能實(shí)現
- 基于Xilinx V5的DDR2數據解析功能實(shí)現,摘要：介紹了一種基于Xilinx V5芯片的硬件板卡上，利用Verilog硬件編程語(yǔ)言，來(lái)實(shí)現DDR2對數據文件解析的目的：分析了CPCI總線(xiàn)與FPGA之間的通信特點(diǎn);然后根據收到的數據文件要求，介紹了DDR2的使用方法;最后介紹了對
- 關(guān)鍵字： Xilinx Verilog DDR2 數據解析 信號波形
基于CPLD的LCD1602顯示系統設計與實(shí)現
- 摘要：為了提高LCD1602顯示效果，增強抗擾能力，文章基于TOP2812開(kāi)發(fā)板，依據LCD1602操作時(shí)序要求，在開(kāi)發(fā)板CPLD部分實(shí)現了LCD1602顯示系統的設計。文中對
- 關(guān)鍵字： LCD1602 顯示系統 時(shí)序 Vetilog HDL
混合同余法產(chǎn)生隨機噪聲的FPGA實(shí)現
- 混合同余法產(chǎn)生隨機噪聲的FPGA實(shí)現,摘要：隨著(zhù)電子對抗技術(shù)的快速發(fā)展，在有源式干擾機中需要用到數字高斯白噪聲。通過(guò)對混合同余法產(chǎn)生隨機序列的原理研究，本文提出了一種利用FPGA產(chǎn)生高斯白噪聲的方法。該方法在PC主控端的控制下，采用ROM查找表的方
- 關(guān)鍵字： 高斯白噪聲 混合同余法 FPGA Verilog HDL
【E課堂】verilog之可綜合與不可綜合
- 可綜合的意思是說(shuō)所編寫(xiě)的代碼可以對應成具體的電路，不可綜合就是所寫(xiě)代碼沒(méi)有對應的電路結構，例如行為級語(yǔ)法就是一種不可綜合的代碼，通常用于寫(xiě)仿真測試文件?！ 〗⒖删C合模型時(shí)，需注意以下幾點(diǎn)： 不使用initial 不使用#10之類(lèi)的延時(shí)語(yǔ)句 不使用循環(huán)次數不確定的循環(huán)語(yǔ)句，如forever，while等 不使用用戶(hù)自定義原語(yǔ)(UDP元件) 盡量使用同步方式設計電路 用always塊來(lái)描述組合邏輯時(shí)，應列出所有輸入信號作為敏感信號列表，即always@(*) 所有的內部寄存器都應該能夠被復
- 關(guān)鍵字： verilog FPGA
數字電路設計入門(mén)之數字設計的任務(wù)和兩項基本功
- 這次我們講一講如何入門(mén)學(xué)習硬件描述語(yǔ)言和數字邏輯電路;學(xué)習數字邏輯電路，我推薦的一本書(shū)就是--《數字設計-原理與實(shí)踐》，其他的深入點(diǎn)可以看看《完整數字設計》;而對于硬件描述語(yǔ)言呢?有兩個(gè)原則，一個(gè)是買(mǎi)書(shū)的原則，一個(gè)是看書(shū)的原則。首先，你必須買(mǎi)兩類(lèi)書(shū)，一類(lèi)是語(yǔ)法書(shū)，平常使用的時(shí)候可以查一查某些語(yǔ)法;一類(lèi)是，對語(yǔ)言的使用的講解和使用的方法(如何書(shū)寫(xiě)RTL，如何設計電路，如何調試代碼，使用仿真器等);我用過(guò)一年的VHDL和兩年的Verilog;作為過(guò)來(lái)人，我想介紹一些比較好的書(shū)給入門(mén)者，避免大家走彎路。
- 關(guān)鍵字： VHDL Verilog
數字電路設計入門(mén)之數字設計的任務(wù)和兩項基本功
- 這次我們講一講如何入門(mén)學(xué)習硬件描述語(yǔ)言和數字邏輯電路;學(xué)習數字邏輯電路，我推薦的一本書(shū)就是--《數字設計-原理與實(shí)踐》，其他的深入點(diǎn)可以看看《完整數字設計》;而對于硬件描述語(yǔ)言呢?有兩個(gè)原則，一個(gè)是買(mǎi)書(shū)的原則，一個(gè)是看書(shū)的原則。首先，你必須買(mǎi)兩類(lèi)書(shū)，一類(lèi)是語(yǔ)法書(shū)，平常使用的時(shí)候可以查一查某些語(yǔ)法;一類(lèi)是，對語(yǔ)言的使用的講解和使用的方法(如何書(shū)寫(xiě)RTL，如何設計電路，如何調試代碼，使用仿真器等);我用過(guò)一年的VHDL和兩年的Verilog;作為過(guò)來(lái)人，我想介紹一些比較好的書(shū)給入門(mén)者，避免大家走彎路。
- 關(guān)鍵字： Verilog RTL
新一代IC設計聚焦改善混合信號驗證技術(shù)
- IC設計業(yè)界目前正研究如何統合Verilog-AMS與IEEE 1800標準的SystemVerilog，或導入模擬混合信號(AMS)成為新的SystemVerilog-AMS標準。 目前四大驗證語(yǔ)言標準有Verilog-A與Verilog-AMS、VHDL-AMS、SystemC-AMS、SystemVerilog-AMS。其中以SystemVerilog-AMS為最新標準，但仍需數年研究才能供業(yè)界使用。 根據智財標準設立組織Accellera官網(wǎng)，許多研究正如火如荼進(jìn)行，聚焦新功能與產(chǎn)
- 關(guān)鍵字： IC設計 Verilog
verilog-hdl介紹
您好，目前還沒(méi)有人創(chuàng )建詞條verilog-hdl!
歡迎您創(chuàng )建該詞條，闡述對verilog-hdl的理解，并與今后在此搜索verilog-hdl的朋友們分享。 創(chuàng )建詞條
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