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verilog-hdl
verilog-hdl 文章 進(jìn)入verilog-hdl技術(shù)社區
基于ModelSim的使用說(shuō)明、技術(shù)文獻、應用實(shí)例匯總
- Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無(wú)關(guān)，便于保護IP核，個(gè)性化的圖形界面和用戶(hù)接口，為用戶(hù)加快調錯提供強有力的手段，是FPGA/ASIC設計的首選仿真軟件。 淺析基于Modelsim FLI接口的協(xié)同仿真 介紹了如何利用modelsim提供的FLI(Foreign Langu
- 關(guān)鍵字： HDL ASIC
不同的verilog代碼風(fēng)格看RTL視圖之二
- 這次要說(shuō)明的一個(gè)問(wèn)題是我在做一個(gè)480*320液晶驅動(dòng)的過(guò)程中遇到的，先看一個(gè)簡(jiǎn)單的對比，然后再討論不遲。 這個(gè)程序是在我的液晶驅動(dòng)設計中提取出來(lái)的。假設是x_cnt不斷的增加，8bit的x_cnt加一個(gè)周期回到0后，y_cnt加1，如此循環(huán)，本意是要讓下面的dout信號只有在x_cnt>=5 & y_cnt=0或者x_cnt<= 4,y_cnt=1這個(gè)區間內為1，其它時(shí)刻內為0。一般而言會(huì )有如下兩種描述，前者是時(shí)序邏輯，后者是組合邏輯。當然除了下面兩種編碼風(fēng)格外，還可以有很
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零基礎學(xué)FPGA（十）初入江湖之i2c通信
- 相信學(xué)過(guò)單片機的同學(xué)對I2C總線(xiàn)都不陌生吧，今天我們來(lái)學(xué)習怎么用verilog語(yǔ)言來(lái)實(shí)現它，并在FPGA學(xué)習版上顯示。 i2c總線(xiàn)在近年來(lái)微電子通信控制領(lǐng)域廣泛采用的一種新型的總線(xiàn)標準，他是同步通信的一種特殊方式，具有接口少，控制簡(jiǎn)單，器件封裝形式小，通信速率高等優(yōu)點(diǎn)。在主從通信中，可以有多個(gè)i2c總線(xiàn)器件同時(shí)接到i2c總線(xiàn)上，所有與i2c兼容的器件都有標準的接口，通過(guò)地址來(lái)識別通信對象，使他們可以經(jīng)由i2c總線(xiàn)互相直接通信。 i2c總線(xiàn)由兩條線(xiàn)控制，一條時(shí)鐘線(xiàn)SCL，一條數據線(xiàn)SDA，這
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【從零開(kāi)始走進(jìn)FPGA】路在何方——Verilog快速入門(mén)
- 一、關(guān)于HDL 1. HDL簡(jiǎn)介 HDL ： Hardware Discription Language 硬件描述語(yǔ)言，即描述FPGA/CPLD內部邏輯門(mén)的工作狀態(tài)，來(lái)實(shí)現一定電路。 隨著(zhù)EDA技術(shù)的發(fā)展，使用硬件語(yǔ)言設計PLD/FPGA成為一種趨勢。目前硬件描述語(yǔ)言有VHDL、Verilog、Superlog、System C、Cynlib C++、C Level等。 各種語(yǔ)言有各種優(yōu)勢，根據業(yè)界應用而定。 2. VHDL和Verilog區別 在業(yè)界，VHDL和Veri
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不同的verilog代碼風(fēng)格看RTL視圖之一
- 剛開(kāi)始玩CPLD/FPGA開(kāi)發(fā)板的時(shí)候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說(shuō)功耗小體積小，但是資源還是很小的，你寫(xiě)點(diǎn)稍微復雜的程序，如果不注意coding style，很容易就溢出了。當時(shí)做一個(gè)三位數的解碼基本就讓我苦死了，對coding style的重要性也算是有一個(gè)比較深刻的認識了。 后來(lái)因為一直在玩xilinx的spartan3 xc3s400，這塊芯片資源相當豐富，甚至于我在它里面緩存了一幀640*480*3/8BYTE的數據都沒(méi)有問(wèn)題(VGA顯示用)。而最近
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解讀verilog代碼的一點(diǎn)經(jīng)驗
- 學(xué)習FPGA其實(shí)也不算久，開(kāi)始的時(shí)候參考別人的代碼并不多，大多是自己寫(xiě)的，那時(shí)候做時(shí)序邏輯多一些。參加了中嵌的培訓班，一個(gè)多月的時(shí)間在熟悉ISE軟件的使用以及verilog語(yǔ)法方面下了苦功，也參考了不少書(shū)，算是為自己打下了比較好的基礎。因為那時(shí)候培訓的方向是軟件無(wú)線(xiàn)電方面的，所以做了很多有關(guān)的模塊程序，之前的日志里也發(fā)表了很多，關(guān)鍵是一個(gè)興趣，感覺(jué)仿真后看到自己的一個(gè)個(gè)算法思想得到實(shí)現真有成就感。后來(lái)停了一段時(shí)間，因為實(shí)在沒(méi)有比較有意思的活干了。 直到前段時(shí)間開(kāi)始使用SP306的開(kāi)發(fā)板，然后會(huì )參
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基于CMOS或CCD圖像傳感器的經(jīng)典設計及技術(shù)文獻匯總
- 圖像傳感器，或稱(chēng)感光元件，是一種將光學(xué)圖像轉換成電子信號的設備，它被廣泛地應用在數碼相機和其他電子光學(xué)設備中。早期的圖像傳感器采用模擬信號，如攝像管(video camera tube)。如今，圖像傳感器主要分為感光耦合元件(charge-coupled device, CCD)和互補式金屬氧化物半導體有源像素傳感器(CMOS Active pixel sensor)兩種。本文介紹基于CMOS或CCD兩種圖像傳感器的應用及技術(shù)文獻，供大家參考。 基于USB傳輸及CMOS圖像傳感器的指紋識別儀的實(shí)
- 關(guān)鍵字： Verilog HDL QuartusⅡ VHDL
零基礎學(xué)FPGA（八）手把手解析時(shí)序邏輯乘法器代碼
- 上次看了一下關(guān)于乘法器的Verilog代碼，有幾個(gè)地方一直很迷惑，相信很多初學(xué)者看這段代碼一定跟我當初一樣，看得一頭霧水，在網(wǎng)上也有一些網(wǎng)友提問(wèn)，說(shuō)這段代碼不好理解，今天小墨同學(xué)就和大家一起來(lái)看一下這段代碼，我會(huì )親自在草稿紙上演算，盡量把過(guò)程寫(xiě)的詳細些，讓更多的人了解乘法器的設計思路。 下面是一段16位乘法器的代碼，大家可以先瀏覽一下，之后我再做詳細解釋 module mux16( clk,rst_n, start,ain,bin,yout,done ); inpu
- 關(guān)鍵字： FPGA Verilog 時(shí)序邏輯
【從零開(kāi)始走進(jìn)FPGA】前言：哪些人適合做FPGA開(kāi)發(fā)?
- “FPGA目前非?；?，各個(gè)高校也開(kāi)了FPGA的課程，但是FPGA并不是每個(gè)人都適合，FPGA講究的是一個(gè)入道，入什么道，入電子設計的道，就是說(shuō)，這個(gè)過(guò)程，你得從電子設計開(kāi)始，然后再學(xué)FPGA，而不是先從VHDL/Verilog開(kāi)始，直接跳過(guò)數電模電。這一點(diǎn)非常重要，這涉及到你以后的發(fā)展高度的問(wèn)題。我是過(guò)來(lái)人，我深刻體會(huì )到FPGA與數電模電的基礎的深層次聯(lián)系。對于本科生而言，你可以把FPGA當作業(yè)余興趣，但不要把它當成今后的飯碗，你可以保持這個(gè)興趣直到研究生讀完。從我招聘的情況來(lái)看，做FPG
- 關(guān)鍵字： FPGA Verilog SRAM
基于VerilogHDL的FIR數字濾波器設計與仿真
- 引言 數字濾波器是語(yǔ)音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件, 它能滿(mǎn)足波器對幅度和相位特性的嚴格要求, 避免模擬濾波器所無(wú)法克服的電壓漂移、溫度漂移和噪聲等問(wèn)題。有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時(shí)保證嚴格的線(xiàn)性相位特性。 1 FIR 數字濾波器 FIR 濾波器用當前和過(guò)去輸入樣值的加權和來(lái)形成它的輸出, 如下所示的前饋差分方程所描述的。 FIR 濾波器又稱(chēng)為移動(dòng)均值濾波器, 因為任何時(shí)間點(diǎn)的輸出
- 關(guān)鍵字： Verilog 數字濾波器
基于VerilogHDL的FIR數字濾波器設計與仿真
- 引言 數字濾波器是語(yǔ)音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件, 它能滿(mǎn)足波器對幅度和相位特性的嚴格要求, 避免模擬濾波器所無(wú)法克服的電壓漂移、溫度漂移和噪聲等問(wèn)題。有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時(shí)保證嚴格的線(xiàn)性相位特性。 1 FIR 數字濾波器 FIR 濾波器用當前和過(guò)去輸入樣值的加權和來(lái)形成它的輸出, 如下所示的前饋差分方程所描述的。 FIR 濾波器又稱(chēng)為移動(dòng)均值濾波器, 因為任何時(shí)間點(diǎn)的輸出
- 關(guān)鍵字： Verilog FIR 數字濾波器
零基礎學(xué)FPGA（五）Verilog語(yǔ)法基基礎基礎(下)
- 9、關(guān)于任務(wù)和函數的小結，挑幾點(diǎn)重要的說(shuō)一下吧 (1)任務(wù)具有多個(gè)輸入、輸入/輸出和輸出變量，在任務(wù)重可以使用延遲、事件和時(shí)序控制結構，在任務(wù)重可以調用其它任務(wù)和函數。與任務(wù)不同，函數具有返回值，而且至少要有一個(gè)輸入變量，而且在函數中不能使用延遲、事件和時(shí)序控制結構，函數可以條用函數，但是不能調用任務(wù)。 (2)在聲明函數時(shí)，系統會(huì )自動(dòng)的生成一個(gè)寄存器變量，函數的返回值通過(guò)這個(gè)寄存器返回到調用處。 (3)函數和任務(wù)都包含在設計層次中，可以通過(guò)層次名對他們實(shí)行調用。這句話(huà)什么意思啊?
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零基礎學(xué)FPGA（四）Verilog語(yǔ)法基基礎基礎(中)
- 我們接著(zhù)上篇文章繼續學(xué)習，上次提到了兩種賦值語(yǔ)句，讓我們接著(zhù)往下學(xué)。 1、塊語(yǔ)句 塊語(yǔ)句包括兩種，一個(gè)是順序塊，一個(gè)是并行塊。 (1)順序快 順序快就好比C語(yǔ)言里的大括號“{ }”，在Verilog語(yǔ)法中，用begin…end代替。這里只需要知道，在begin…end中間的語(yǔ)句是順序執行的就行了。 (2)并行塊 并行塊可以算是一個(gè)新的知識點(diǎn)，與順序塊最大的不同就是并行塊中的語(yǔ)句是同時(shí)開(kāi)始執行的，要想控制語(yǔ)句的先后順
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零基礎學(xué)FPGA（三）Verilog語(yǔ)法基基礎基礎(上)
- 這幾天復習了一下Verilog的語(yǔ)法知識，就借此寫(xiě)寫(xiě)我對這些東西的想法吧。感覺(jué)呢，是和C語(yǔ)言差不多，具有C語(yǔ)言基礎的朋友學(xué)起來(lái)應該沒(méi)什么問(wèn)題，和C語(yǔ)言相同的地方就不說(shuō)了吧，重點(diǎn)說(shuō)一下不同點(diǎn)吧。 1、模塊的結構 模塊呢，是Verilog的基本設計單元，它主要是由兩部分組成，一個(gè)是接口，另一個(gè)是邏輯。下面舉一個(gè)小例子說(shuō)明一下： module xiaomo (a,b,c,d); input a,b; output c,d; assign c=a|b; assign
- 關(guān)鍵字： FPGA Verilog
verilog-hdl介紹
您好，目前還沒(méi)有人創(chuàng )建詞條verilog-hdl!
歡迎您創(chuàng )建該詞條，闡述對verilog-hdl的理解，并與今后在此搜索verilog-hdl的朋友們分享。 創(chuàng )建詞條
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