對 Verilog 和 VHDL 說(shuō)再見(jiàn)！

上周我跟我同事說(shuō)，“ 兩種語(yǔ)言阻礙了嵌入式系統開(kāi)發(fā)人員和軟件工程師借助Zynq SOCs來(lái)提升系統性能。”那就是“Verilog” 和 “VHDL”

正如期待那樣，這已經(jīng)得到了解決—因為SDSoC開(kāi)發(fā)環(huán)境真的可以實(shí)現。

設計師不用學(xué)習更多新的工具來(lái)提升性能，或者選擇越來(lái)越快的處理器來(lái)代替現有芯片。使用Zynq SoCs 和Zynq UltraScale+ MPSoCs可以提升嵌入式系統性能一至二個(gè)數量級，并且可以減少BOM成本，使用可編程邏輯的特別系統分區，獨立的軟件和硬件開(kāi)發(fā)流程。

現在，賽靈思推出SDSoC開(kāi)發(fā)環(huán)境，它是為使用C/C++設計團隊特別設定的?；贓clipse的SDSoC開(kāi)發(fā)環(huán)境采用了業(yè)界首個(gè)“全系統優(yōu)化的編譯器”來(lái)自動(dòng)轉換C/C++為：

在Zynq器件中ARM處理器操作系統調用的面相對象的語(yǔ)言

片上邏輯上的硬件加速度器

用于A(yíng)RM處理器和可編程邏輯之間交互數據的IP核

用于測試和分析性能的語(yǔ)言

SDSoC的工作流程如下：

整個(gè)流程很像純軟件的嵌入式設計，但是它更快，這得益于可編程邏輯上的硬件加速器。

SDSoC開(kāi)發(fā)環(huán)境利用片上邏輯資源創(chuàng )建軟件可用的硬件加速器，該片上資源是基于程序編譯指示，編程分析，計劃，硬件連接模式的連接。SDSoC使用特定的板級支持包(BSP)來(lái)創(chuàng )建

可編程邏輯部分

針對性的軟件加速功能

IP和經(jīng)過(guò)優(yōu)化的庫

自動(dòng)生成的系統連接

然后全系統優(yōu)化的編譯器自動(dòng)將系統編譯為一個(gè)完整的軟件或者硬件系統。同時(shí)也會(huì )生成可編程邏輯比特流文件和用于A(yíng)RM的ELF文件。

在此，盡管你沒(méi)有在上述流程上看到Verilog 或VHDL，這并不意味著(zhù)賽靈思砍掉對HDL語(yǔ)言的支持。SDSoC開(kāi)發(fā)環(huán)境會(huì )封裝和自動(dòng)生成HDL、綜合、布局布線(xiàn)就像C/C++編譯器封裝和自動(dòng)完成代碼優(yōu)化和轉化為目標語(yǔ)言一樣。

SDSoC開(kāi)發(fā)環(huán)境包含許多基于Zynq的開(kāi)發(fā)板的支持包，包括ZC702，ZC706，賽靈思圖像處理開(kāi)發(fā)板，以及第三方的安富利的Zedboard，Microzed和德致倫的ZYBO開(kāi)發(fā)板。這些支持包(BSP)包含元數據使得SDSoC開(kāi)發(fā)環(huán)境可以抽象化嵌入式平臺以提高生產(chǎn)效率和加速研發(fā)周期。

這里演示一個(gè)7分鐘例子來(lái)展示通過(guò)一個(gè)簡(jiǎn)單的方法能夠在視頻Pipeline系統上提升60x速度的代碼執行過(guò)程。

SDSoC開(kāi)發(fā)環(huán)境系統優(yōu)化編譯器使用ARM和可編程邏輯在最短的時(shí)間內來(lái)實(shí)現系統任務(wù)。SDSoC使得系統架構師和軟件團隊使用“萬(wàn)能的”C/C++來(lái)快速地實(shí)現片上資源的優(yōu)化，自動(dòng)生成系統連接以提高系統內部連接性能。嵌入式系統設計師可以權衡性能，數據吞吐量，延遲，同時(shí)縮短設計周期。

這可能不是你第一次碰到嵌入式自動(dòng)化工具了，所以，你可能對此還是持有懷疑態(tài)度。但是，你必須知道SDSoC系統編譯器是基于賽靈思高層次綜合(HLS)編譯技術(shù)的，且這項技術(shù)已經(jīng)有超過(guò)1000個(gè)開(kāi)發(fā)人員使用。就是說(shuō)，已經(jīng)有許多人在你之前使用了SDSoC開(kāi)發(fā)環(huán)境了。

SDSoC是SDx開(kāi)發(fā)環(huán)境系列的第三款產(chǎn)品，這些產(chǎn)品帶來(lái)了顯著(zhù)的性能提升和功耗降低，應用于廣泛的系統開(kāi)發(fā)人員和軟件工程師，例如高速網(wǎng)絡(luò )(SDNet)，數據中心應用(SDAccel)，現在是嵌入式系統(SDSoC)。SDx開(kāi)發(fā)環(huán)境提供非常簡(jiǎn)單，類(lèi)似于A(yíng)SSP的開(kāi)發(fā)流程，使你可以不用變成HDL專(zhuān)家也可以在可編程邏輯獲得性能上的提升。