新一代IC設計聚焦改善混合信號驗證技術(shù)

　　IC設計業(yè)界目前正研究如何統合Verilog-AMS與IEEE 1800標準的SystemVerilog，或導入模擬混合信號(AMS)成為新的SystemVerilog-AMS標準。

　　目前四大驗證語(yǔ)言標準有Verilog-A與Verilog-AMS、VHDL-AMS、SystemC-AMS、SystemVerilog-AMS。其中以SystemVerilog-AMS為最新標準，但仍需數年研究才能供業(yè)界使用。

　　根據智財標準設立組織Accellera官網(wǎng)，許多研究正如火如荼進(jìn)行，聚焦新功能與產(chǎn)業(yè)升級需求，欲改善混合信號設計與驗證技術(shù)，并將AMS設計導入SystemVerilog Assertions。

　　2012年12月，Accellera Verilog-AMS委員會(huì )主席Scott Little召開(kāi)會(huì )議，召集產(chǎn)業(yè)專(zhuān)家企圖整合Verilog-AMS至SystemVerilog。不久后決定，與其開(kāi)發(fā)Verilog-AMS與SystemVerilog之間的互通性(interoperability)，不如創(chuàng )造全新標準，也就是將SystemVerilog觸角延伸至AMS領(lǐng)域。

　　2014年Accellera董事會(huì )也向Verilog-AMS委員會(huì )宣告，最新推出的Verilog-AMS 2.4標準將是最后一套通過(guò)認證的Verilog標準。Verilog大約會(huì )在2015或2016年終結研發(fā)，因為標準一般都是以10年壽命為主。

　　IEEE 1800-2012 SystemVerilog建立在Verilog基礎之上，Verilog-AMS則建立在Verilog 2005基礎之上，也將宣告終止研發(fā)。因此，盡管多年后仍會(huì )有許多人繼續使用Verilog，這套語(yǔ)言標準將不會(huì )再有進(jìn)一步正式更新。

　　SystemVerilog委員會(huì )在2012年標準定義出二大重要概念：用戶(hù)定義中繼類(lèi)型(user-defined meta-type)與連結(interconnect)。而后也將模擬概念加至SystemVerilog內網(wǎng)絡(luò )信號與參數等物件結構，目前也加入以積體電路為重點(diǎn)的模擬程式(SPICE)。

　　而SystemVerilog-AMS關(guān)于功耗的討論，主要來(lái)自Verilog內的連結模組，亦即將0、1邏輯值轉換為模擬值的轉換器，其中一個(gè)功耗選項與UPF相關(guān)，而另一個(gè)功耗選項則牽涉多重電壓源(Multiple Supply Voltage;MSV)，多電源方法多半針對供應商設計，因此所有EDA大廠(chǎng)都有自己采用的方式。

　　參與SystemVerilog-AMS的廠(chǎng)商目前包括益華電腦(Cadence)、明導國際(Mentor Graphics)、新思科技(Synopsys)、英特爾(Intel)、高通(Qualcomm)、飛思卡爾(Freescale)、Dialog Semiconductor以及恩智浦(NXP)，這些廠(chǎng)商希望在2016年3月DesignCon發(fā)表SystemVerilog-AMS語(yǔ)言。

　　益華電腦混合信號解決方案工程執行長(cháng)表示，近年許多計劃都正研發(fā)新標準，促使驗證功能升級，而這些升級很大一部分受到功耗因素驅動(dòng)，因為當芯片與系統愈來(lái)愈高度整合時(shí)，功耗將成為這些應用裝置的重要考量?，F在最新的系統會(huì )在許多不同電源模式下運作，要驗證這些系統將愈來(lái)愈困難。

　　每一個(gè)功耗模組都得加上一組新的測試平臺(Testbench)來(lái)進(jìn)行充分驗證。驗證工程師得擬造正確的策略來(lái)驗證芯片或系統，且得從功能性驗證開(kāi)始，并快速操作模擬作業(yè)。

　　在初步驗證階段，無(wú)法同時(shí)運行大量電晶體級的模擬作業(yè)，因為需要有效模組才能驗證連結是否正確、功能是否符合規格以及電源模組是否正常運行，此外，也得看絕緣層(isolation)是否存在。由于模擬區塊的關(guān)系，要執行靜態(tài)功耗驗證并不容易，因此得仰賴(lài)快速且有效的模擬。

　　而另一項挑戰在于如何界定最適切的方式與語(yǔ)言，每個(gè)驗證語(yǔ)言都有優(yōu)缺點(diǎn)與常用領(lǐng)域。傳統上，VHDL-AMS主要用于系統和汽車(chē)公司。Verilog-A、Verilog-AMS、SystemVerilog較常見(jiàn)于芯片設計。

　　SystemC-AMS則正經(jīng)歷標準化，試圖定位自身于系統級軟、硬體。不過(guò)不論何種語(yǔ)言，都得確實(shí)根據需求設計，在有限的資源與時(shí)間之內，將風(fēng)險降低至最小。

　　語(yǔ)言標準正在不斷升級當中，尤其對EDA標準領(lǐng)域特別有趣。Accellera與IEEE產(chǎn)出的標準，主要都來(lái)自EDA供應商，而現行四大標準都與大型半導體廠(chǎng)商合作。

　　這些廠(chǎng)商也意識到，若不積極參與、領(lǐng)導產(chǎn)業(yè)語(yǔ)言標準設定，則可能就得遵循別人設計的不適合自己的標準，因此廠(chǎng)商們都積極參與新式標準研發(fā)。整個(gè)產(chǎn)業(yè)積極投入是極為重要的事情，因為當整個(gè)社群都參與時(shí)，標準設計將會(huì )更符合產(chǎn)業(yè)需求。