<dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><small id="yhprb"></small><dfn id="yhprb"></dfn><small id="yhprb"><delect id="yhprb"></delect></small><small id="yhprb"></small><small id="yhprb"></small> <delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"></dfn><dfn id="yhprb"></dfn><s id="yhprb"><noframes id="yhprb"><small id="yhprb"><dfn id="yhprb"></dfn></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><small id="yhprb"></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn> <small id="yhprb"></small><delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn>
首頁(yè)  資訊  商機   下載  拆解   高校  招聘   雜志  會(huì )展  EETV  百科   問(wèn)答  電路圖  工程師手冊   Datasheet  100例   活動(dòng)中心  E周刊閱讀   樣片申請
EEPW首頁(yè) >> 主題列表 >> verilog-hdl

基于verilog的FPGA編程經(jīng)驗總結

  • 基于verilog的FPGA編程經(jīng)驗總結-用了半個(gè)多月的ISE,幾乎全是自學(xué)起來(lái)的,碰到了很多很多讓人DT好久的小問(wèn)題,百度也百不到,后來(lái)還是都解決了,為了盡量方便以后的剛學(xué)ISE的童鞋不再因為一些小問(wèn)題而糾結,把這幾天的經(jīng)驗總結了一下。好了,廢話(huà)不多說(shuō),上料!
  • 關(guān)鍵字: verilog  FPGA  

verilog語(yǔ)言實(shí)現任意分頻

  • verilog語(yǔ)言實(shí)現任意分頻-原文出自:分頻器是指使輸出信號頻率為輸入信號頻率整數分之一的電子電路。在許多電子設備中如電子鐘、頻率合成器等,需要各種不同頻率的信號協(xié)同工作,常用的方法是以穩定度高的晶體振蕩器為主振源,通過(guò)變換得到所需要的各種頻率成分,分頻器是一種主要變換手段。
  • 關(guān)鍵字: verilog  分頻器  電子電路  

深入分析verilog阻塞和非阻塞賦值

  • 深入分析verilog阻塞和非阻塞賦值-學(xué)verilog 一個(gè)月了,在開(kāi)發(fā)板上面寫(xiě)了很多代碼,但是始終對一些問(wèn)題理解的不夠透徹,這里我們來(lái)寫(xiě)幾個(gè)例子仿真出阻塞和非阻塞的區別
  • 關(guān)鍵字: verilog  阻塞  非阻塞  

Verilog HDL簡(jiǎn)明教程(2)

  • Verilog HDL簡(jiǎn)明教程(2)-模塊是Verilog 的基本描述單位,用于描述某個(gè)設計的功能或結構及其與其他模塊通信的外部端口。
  • 關(guān)鍵字: Verilog  HDL  

基于Verilog語(yǔ)言的等精度頻率計設計

  •    引言  傳統測量頻率的方法主要有直接測量法、分頻測量法、測周法等,這些方法往往只適用于測量一段頻率,當被測信號的頻率發(fā)生變化時(shí),測量的精度就會(huì )下降。本文提出一種基于等精度原理的測量頻率的方法,在整個(gè)頻率測量過(guò)程中都能達到相同的測量精度,而與被測信號的頻率變化無(wú)關(guān)。本文利用FPGA(現場(chǎng)可編程門(mén)陣列)的高速數據處理能力,實(shí)現對被測信號的測量計數;利用單片機的運算和控制能力,實(shí)現對頻率、周期、脈沖寬度的計算及顯示?! 〉染葴y量原理等精度測量的一個(gè)最大特點(diǎn)是測量的實(shí)際門(mén)控時(shí)間不是一個(gè)固定值,而
  • 關(guān)鍵字: Verilog  FPGA  

基于Verilog FPGA 流水燈設計

  •   1 功能概述  流水廣告燈主要應用于LED燈光控制。通過(guò)程序控制LED的亮和滅, 多個(gè)LED燈組成一個(gè)陣列,依次逐個(gè)點(diǎn)亮的時(shí)候像流水一樣,所以叫流水燈。由于其形成美觀(guān)大方的視覺(jué)效果,因此廣泛應用于店鋪招牌、廣告、大型建筑夜間裝飾、景觀(guān)裝飾等?! ≡贔PGA電路設計中,盡管流水燈的設計屬于比較簡(jiǎn)單的入門(mén)級應用,但是其運用到的方法,是FPGA設計中最核心和最常用部分之一,是FPGA設計必須牢固掌握的基礎知識。從這一步開(kāi)始,形成良好的設計習慣,寫(xiě)出整潔簡(jiǎn)潔的代碼,對于FPGA設計師來(lái)說(shuō)至
  • 關(guān)鍵字: Verilog  FPGA   

Verilog HDL 設計模擬

  • Verilog HDL 不僅提供描述設計的能力,而且提供對激勵、控制、存儲響應和設計驗證的建模能力。激勵和控制可用初始化語(yǔ)句產(chǎn)生。驗證運行過(guò)程中的響應可以作為 “ 變化時(shí)保存 ” 或作為選通的數據存儲。最后,設計驗證可以通過(guò)在初始化語(yǔ)句中寫(xiě)入相應的語(yǔ)句自動(dòng)與期望的響應值比較完成。
  • 關(guān)鍵字: Verilog  HDL  設計模擬  

用硬件描述語(yǔ)言設計復雜數字電路的優(yōu)點(diǎn)

  • 以前的數字邏輯電路及系統的規模的比較小而且簡(jiǎn)單,用電路原理圖輸入法基本足夠了。但是一般工程師需要手工布線(xiàn),需要熟悉器件的內部結構和外部引線(xiàn)特點(diǎn),才能達到設計要求,這個(gè)工作量和設計周期都不是我們能想象的?,F在設計要求的時(shí)間和周期都很短,用原理圖這個(gè)方法顯然就不符合實(shí)際了。
  • 關(guān)鍵字: Verilog  HDL  虛擬接口聯(lián)盟  

Verilog數據類(lèi)型

  • 線(xiàn)網(wǎng)類(lèi)型。 net type 表示 Verilog 結構化元件間的物理連線(xiàn)。它的值由驅動(dòng)元件的值決定,例如連續賦值或門(mén)的輸出。如果沒(méi)有驅動(dòng)元件連接到線(xiàn)網(wǎng),線(xiàn)網(wǎng)的缺省值為 z 。
  • 關(guān)鍵字: Verilog  數據類(lèi)型  

Verilog語(yǔ)言要素

  • Verilog HDL 中的標識符 (identifier) 可以是任意一組字母、數字、 $ 符號和 _( 下劃線(xiàn) ) 符號的組合,但標識符的第一個(gè)字符必須是字母或者下劃線(xiàn)。另外,標識符是區分大小寫(xiě)的。
  • 關(guān)鍵字: Verilog  語(yǔ)言要素  VHDL  

HDL語(yǔ)言種類(lèi)

  • HDL 語(yǔ)言在國外有上百種。高等學(xué)校、科研單位、 EDA 公司都有自己的 HDL 語(yǔ)言?,F選擇較有影響的作簡(jiǎn)要介紹。
  • 關(guān)鍵字: HDL  VHDL  種類(lèi)  

Verilog HDL和VHDL的比較

  • 這兩種語(yǔ)言都是用于數字電子系統設計的硬件描述語(yǔ)言,而且都已經(jīng)是 IEEE 的標準。 VHDL 1987 年成為標準,而 Verilog 是 1995 年才成為標準的。這個(gè)是因為 VHDL 是美國軍方組織開(kāi)發(fā)的,而 Verilog 是一個(gè)公司的私有財產(chǎn)轉化而來(lái)的。為什么 Verilog 能成為 IEEE 標準呢?它一定有其優(yōu)越性才行,所以說(shuō) Verilog 有更強的生命力。
  • 關(guān)鍵字: Verilog  VHDL  HDL  

Verilog串口通訊設計

  • FPGA(Field Pmgrammable Gate Array)現場(chǎng)可編程門(mén)陣列在數字電路的設計中已經(jīng)被廣泛使用。這種設計方式可以將以前需要多塊集成芯片的電路設計到一塊大模塊可編程邏輯器件中,大大減少了電路板的尺寸,增強了系統的可靠性和設計的靈活性。本文詳細介紹了已在實(shí)際項目中應用的基于FPGA的串口通訊設計。本設計分為硬件電路設計和軟件設計兩部分,最后用仿真驗證了程序設計的正確性。
  • 關(guān)鍵字: Verilog  串口通訊  FPGA  

基于FPGA實(shí)現CPCI數據通信

  • 本文設計的系統采用PLX公司生產(chǎn)的CPCI協(xié)議轉換芯片PCI9054,通過(guò)Verilog HDL語(yǔ)言在FPGA中產(chǎn)生相應的控制信號,完成對數據的快速讀寫(xiě),從而實(shí)現了與CPCI總線(xiàn)的高速數據通信。
  • 關(guān)鍵字: CPCI協(xié)議轉換  Verilog  FPGA  

CPLD/FPGA在數字通信系統的應用

  • 1 引言近年來(lái),由于微電子學(xué)和計算機技術(shù)的迅速發(fā)展,給EDA技術(shù)行業(yè)帶來(lái)了巨大的變化。 HDL(hardware description language)硬件描述語(yǔ)言是一種描述電路行為的
  • 關(guān)鍵字: Verilog  CPLD  FPGA  HDL  漢明碼  
共205條 4/14 |‹ « 2 3 4 5 6 7 8 9 10 11 » ›|

verilog-hdl介紹

您好,目前還沒(méi)有人創(chuàng )建詞條verilog-hdl!
歡迎您創(chuàng )建該詞條,闡述對verilog-hdl的理解,并與今后在此搜索verilog-hdl的朋友們分享。    創(chuàng )建詞條

熱門(mén)主題

Verilog-Hdl    樹(shù)莓派    linux   
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會(huì )員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術(shù)信息咨詢(xún)有限公司
備案 京ICP備12027778號-2 北京市公安局備案:1101082052    京公網(wǎng)安備11010802012473
国产精品自在自线亚洲|国产精品无圣光一区二区|国产日产欧洲无码视频|久久久一本精品99久久K精品66|欧美人与动牲交片免费播放
<dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><small id="yhprb"></small><dfn id="yhprb"></dfn><small id="yhprb"><delect id="yhprb"></delect></small><small id="yhprb"></small><small id="yhprb"></small> <delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"></dfn><dfn id="yhprb"></dfn><s id="yhprb"><noframes id="yhprb"><small id="yhprb"><dfn id="yhprb"></dfn></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><small id="yhprb"></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn> <small id="yhprb"></small><delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn>