Verilog HDL和VHDL的比較
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這兩種語(yǔ)言都是用于數字電子系統設計的硬件描述語(yǔ)言，而且都已經(jīng)是 IEEE 的標準。 VHDL 1987 年成為標準，而 Verilog 是 1995 年才成為標準的。這個(gè)是因為 VHDL 是美國軍方組織開(kāi)發(fā)的，而 Verilog 是一個(gè)公司的私有財產(chǎn)轉化而來(lái)的。為什么 Verilog 能成為 IEEE 標準呢？它一定有其優(yōu)越性才行，所以說(shuō) Verilog 有更強的生命力。
本文引用地址：http://dyxdggzs.com/article/201706/349536.htm
這兩者有其共同的特點(diǎn)：
1. 能形式化地抽象表示電路的行為和結構；
2. 支持邏輯設計中層次與范圍地描述；
3. 可借用高級語(yǔ)言地精巧結構來(lái)簡(jiǎn)化電路行為和結構；具有電路仿真與驗證機制以保證設計的正確性；
4. 支持電路描述由高層到低層的綜合轉換；
5. 硬件描述和實(shí)現工藝無(wú)關(guān)；
6. 便于文檔管理；
7. 易于理解和設計重用
但是兩者也各有特點(diǎn)。 Verilog HDL 推出已經(jīng)有 20 年了，擁有廣泛的設計群體，成熟的資源也比 VHDL 豐富。 Verilog 更大的一個(gè)優(yōu)勢是：它非常容易掌握，只要有 C 語(yǔ)言的編程基礎，通過(guò)比較短的時(shí)間，經(jīng)過(guò)一些實(shí)際的操作，可以在 2 ～ 3 個(gè)月內掌握這種設計技術(shù)。而 VHDL 設計相對要難一點(diǎn)，這個(gè)是因為 VHDL 不是很直觀(guān)，需要有 Ada 編程基礎，一般認為至少要半年以上的專(zhuān)業(yè)培訓才能掌握。
目前版本的 Verilog HDL 和 VHDL 在行為級抽象建模的覆蓋面范圍方面有所不同。一般認為 Verilog 在系統級抽象方面要比 VHDL 略差一些，而在門(mén)級開(kāi)關(guān)電路描述方面要強的多。
近 10 年來(lái)， EDA 界一直在對數字邏輯設計中究竟用哪一種硬件描述語(yǔ)言爭論不休，目前在美國，高層次數字系統設計領(lǐng)域中，應用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和臺灣和美國差不多；而在歐洲 VHDL 發(fā)展的比較好。在中國很多集成電路設計公司都采用 Verilog ，但 VHDL 也有一定的市場(chǎng)。
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