基于FPGA實(shí)現CPCI數據通信

本文設計的系統采用PLX公司生產(chǎn)的CPCI協(xié)議轉換芯片PCI9054，通過(guò)Verilog HDL語(yǔ)言在FPGA中產(chǎn)生相應的控制信號，完成對數據的快速讀寫(xiě)，從而實(shí)現了與CPCI總線(xiàn)的高速數據通信。

高速數據傳輸技術(shù)是現代信息技術(shù)的前沿科技，同時(shí)也是整個(gè)數據鏈技術(shù)的瓶頸之一，為此技術(shù)人員不斷地尋找新的方法。CPCI(Compact PCI)總線(xiàn)就是其中一個(gè)解決方案。CPCI總線(xiàn)是當前流行的高速嵌入式計算機總線(xiàn)，目前大多數嵌入式計算機系統的接口最終都要經(jīng)過(guò)CPCI總線(xiàn)與計算機內存進(jìn)行交互。CPCI的總線(xiàn)規范保證了其具有良好的兼容性和可靠性。

1 系統設計

系統主要由PCI9054和FPGA構成，系統結構圖以及信號連接如圖1所示。通過(guò)利用FPGA的可編程性，可實(shí)現更多的擴展功能，如與DSP，A／D等不同速率間接高速通信等。協(xié)議轉換芯片PCI9054的作用就是保證本地數據采集板卡和主CPU板卡之間的數據可以高速準確地傳輸。


2 PCI9054性能分析

PCI9054是由PLX公司生產(chǎn)的一種基于PCI V2．2總線(xiàn)規范的通用接口芯片。它支持單字節方式和突發(fā)方式兩種傳輸方式。其總線(xiàn)端支持32位／33 MHz傳輸，本地端可以通過(guò)突發(fā)方式達到最大132 Mbit·s-1的傳輸速率，并且可以控制改變本地端的總線(xiàn)寬度。

PCI9054可以看做一座建立在CPCI總線(xiàn)和本地用戶(hù)局部總線(xiàn)之間的橋梁。因為PCI9054具有6個(gè)可編程FIFO存儲器進(jìn)行數據緩存，從而保證兩者之間數據傳輸的正確性和實(shí)時(shí)性。并且PCI9054允許其中任意一端作為主控設備去控制總線(xiàn)，同時(shí)另外一端作為目標設備去響應總線(xiàn)。

PCI9054內部具有多個(gè)寄存器組，用以對其兩端的工作狀態(tài)和工作方式進(jìn)行控制。PCI9054對其內部的所有寄存器組和FIFO都行了統一的地址映射，用戶(hù)可以從兩端通過(guò)編程訪(fǎng)問(wèn)所有FIFO及寄存器組的每個(gè)字節，從而查看兩端的工作狀態(tài)和改變兩端的工作方式。

3 PCI9054局部總線(xiàn)的接口設計

整個(gè)CPCI接口的設計思路為：FPGA通過(guò)橋接芯片PCI9054與CPCI總線(xiàn)連接，其內部使用異步雙口RAM來(lái)進(jìn)行高速數據的緩沖，通過(guò)使用VerilogHDL語(yǔ)言編程來(lái)控制FPGA中的異步雙口RAM，以實(shí)現系統數據在嵌入式CUP板卡內存與CPCI板卡之間的高速傳輸。

PCI9054提供了3種物理總線(xiàn)接口：CPCI總線(xiàn)接口、LOCAL總線(xiàn)接口和串行EPROM接口。其中CPCI總線(xiàn)接口協(xié)議在嵌入式操作系統中的驅動(dòng)包已經(jīng)帶有，而串行EEPROM的初始化是由PLX公司的PLXMON軟件在嵌入式操作系統中進(jìn)行在線(xiàn)燒寫(xiě)的，所以本系統設計的重點(diǎn)就是關(guān)于LOCAL總線(xiàn)接口的控制和傳輸，其接口電路示意圖如圖2所示。

PCI9054與本地總線(xiàn)之間的接口稱(chēng)之為L(cháng)OCAL BUS，是CPCI總線(xiàn)系統設計中十分重要的一環(huán)。PCI9054 LOCAL BUS在系統設計中，其總線(xiàn)直接與Alter公司的EP2S90F78014芯片的數據總線(xiàn)相連，同時(shí)通過(guò)運用Verilog HDL語(yǔ)言編程來(lái)實(shí)現對雙口RAM控制器的功能。

PCI9054 LOCAL BUS有3種工作模式，分別為M、J和C模式。M模式是專(zhuān)為Motorola公司開(kāi)發(fā)和設計的，而另外兩種工作模式就應用的比較廣泛。其中J模式因為沒(méi)有LocaL Master，所以它的地址總線(xiàn)和數據線(xiàn)沒(méi)有分開(kāi)，從而增加了開(kāi)發(fā)難度。而在C模式下，PCI9054芯片通過(guò)片內的邏輯控制可以將CPCI的局部地址和數據總線(xiàn)分開(kāi)，從而有效地降低了開(kāi)發(fā)難度，并且能靈活地為本地工作時(shí)序提供各種工作方式，所以本系統設計方案選擇了LOCAL總線(xiàn)的C工作模式，工作頻率為40 MHz。

4 局部總線(xiàn)的實(shí)現

PCI9054支持主模式、從模式和DMA傳輸方式，根據本系統設計的需求，采用從模式傳輸方式，即允許CPCI總線(xiàn)上的主設備訪(fǎng)問(wèn)局部總線(xiàn)上的配置寄存器或內存，支持多種模式傳輸。如圖3所示。

FPGA內部邏輯要設計本地端總線(xiàn)控制模塊，實(shí)現局部總線(xiàn)的狀態(tài)控制，同時(shí)產(chǎn)生片內的讀寫(xiě)時(shí)序及地址信號以支持突發(fā)傳輸和單周期傳輸，因此使用Verilog HDL語(yǔ)言中的狀態(tài)機來(lái)完成上述功能。其狀態(tài)轉換，如圖4所示。


5 測試結果

利用SingnalTap采集到的單周期時(shí)序傳輸圖，如圖5所示。


6 結束語(yǔ)

以PCI9054為核心介紹了CPCI板卡與嵌入式CPU板卡之間高速數據通信系統接口的軟硬件設計。PCI9054因其靈活和方便的接口功能，使操作者只需關(guān)心LOCAL BUS接口電路的時(shí)序設計，并且利用其傳輸速率高的特性，可以幫助一些對實(shí)時(shí)性要求較高的系統解決其傳輸數據的問(wèn)題。