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實(shí)驗10：七段數碼管
- 1. 實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握數碼管驅動(dòng)；（3）學(xué)習用Verilog HDL描述數碼管驅動(dòng)電路。2. 實(shí)驗任務(wù)在數碼管上顯示數字。3. 實(shí)驗原理數碼管是工程設計中使用很廣的一種顯示輸出器件。一個(gè)7段數碼管（如果包括右下的小點(diǎn)可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現數字顯示。通常數碼管分為共陽(yáng)極數碼管和共陰極數碼管，結構如下圖
- 關(guān)鍵字： 七段數碼管 FPGA Lattice Diamond Verilog HDL
一文看懂VHDL和Verilog有何不同
- 當前最流行的硬件設計語(yǔ)言有兩種，即 VHDL 與 Verilog HDL，兩者各有優(yōu)劣，也各有相當多的擁護者。VHDL 語(yǔ)言由美國軍方所推出，最早通過(guò)國際電機工程師學(xué)會(huì )(IEEE)的標準，在北美及歐洲應用非常普遍。而 Verilog HDL 語(yǔ)言則由 Gateway 公司提出，這家公司輾轉被Cadence所購并，并得到Synopsys的支持。在得到這兩大 EDA 公司的支持后，也隨后通過(guò)了 IEEE 標準，在美國、日本及中國臺灣地區使用非常普遍?！ ∥覀儼堰@兩種語(yǔ)言具體比較下： 1.整體結構 點(diǎn)評
- 關(guān)鍵字： VHDL Verilog
“老司機”十年FPGA從業(yè)經(jīng)驗總結
- 大學(xué)時(shí)代第一次接觸FPGA至今已有10多年的時(shí)間,至今記得當初第一次在EDA實(shí)驗平臺上完成數字秒表、搶答器、密碼鎖等實(shí)驗時(shí)那個(gè)興奮勁。當時(shí)由于沒(méi)有接觸到HDL硬件描述語(yǔ)言,設計都是在MAX+plus II原理圖環(huán)境下用74系列邏輯器件搭建起來(lái)的。 后來(lái)讀研究生,工作陸陸續續也用過(guò)Quartus II、FoundaTIon、ISE、Libero,并且學(xué)習了verilogHDL語(yǔ)言,學(xué)習的過(guò)程中也慢慢體會(huì )到verilog的妙用,原來(lái)一小段語(yǔ)言就能完成復雜的原理圖設計,而且語(yǔ)言的移植性可操作性比原理圖
- 關(guān)鍵字： FPGA Verilog
基于verilog實(shí)現哈夫曼編碼的新方法
- 傳統的硬件實(shí)現哈夫曼編碼的方法主要有：預先構造哈夫曼編碼表，編碼器通過(guò)查表的方法輸出哈夫曼編碼[1];編碼器動(dòng)態(tài)生成哈夫曼樹(shù)，通過(guò)遍歷節點(diǎn)方式獲取哈夫曼編碼[2-3]。第一種方法從平均碼長(cháng)角度看，在很多情況下非最優(yōu);第二種方法需要生成完整的哈夫曼樹(shù)，會(huì )產(chǎn)生大量的節點(diǎn)，且需遍歷哈夫曼樹(shù)獲取哈夫曼編碼，資源占用多，實(shí)現較為麻煩。本文基于軟件實(shí)現[4]時(shí)，使用哈夫曼樹(shù)，會(huì )提出一種適用于硬件并行實(shí)現的新數據結構——字符池，通過(guò)對字符池的頻數屬性比較和排序來(lái)決定各個(gè)字符節點(diǎn)在字符池中的歸屬。配置字符池的同時(shí)逐步生成
- 關(guān)鍵字： verilog 哈夫曼編碼 字符池 FPGA 201712
基于Verilog語(yǔ)言的等精度頻率計設計
- 引言 傳統測量頻率的方法主要有直接測量法、分頻測量法、測周法等，這些方法往往只適用于測量一段頻率，當被測信號的頻率發(fā)生變化時(shí)，測量的精度就會(huì )下降。本文提出一種基于等精度原理的測量頻率的方法，在整個(gè)頻率測量過(guò)程中都能達到相同的測量精度，而與被測信號的頻率變化無(wú)關(guān)。本文利用FPGA(現場(chǎng)可編程門(mén)陣列)的高速數據處理能力，實(shí)現對被測信號的測量計數;利用單片機的運算和控制能力，實(shí)現對頻率、周期、脈沖寬度的計算及顯示?！ 〉染葴y量原理等精度測量的一個(gè)最大特點(diǎn)是測量的實(shí)際門(mén)控時(shí)間不是一個(gè)固定值，而
- 關(guān)鍵字： Verilog FPGA
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