EEPW首頁(yè) >>
主題列表 >>
verilog-a
verilog-a 文章 進(jìn)入verilog-a技術(shù)社區
使用Verilog實(shí)現基于FPGA的SDRAM控制器(圖)
- 使用Verilog實(shí)現基于FPGA的SDRAM控制器(圖) 摘 要：介紹了SDRAM的特點(diǎn)和工作原理，提出了一種基于FPGA的SDRAM控制器的設計方法，使用該方法實(shí)現的控制器可非常方便地對SDRAM進(jìn)行控制。關(guān)鍵詞：SDRAM；控制器；Verilog；狀態(tài)機 引言---在基于FPGA的圖象采集顯示系統中，常常需要用到大容量、高速度的存儲器。而在各種隨機存儲器件中，SDRAM的價(jià)格低、體積小、速度快、容量大，是比較理想的器件。但SDRAM的控制邏輯比較復雜，對時(shí)序要
- 關(guān)鍵字： Verilog 存儲器
基于異步FIFO實(shí)現不同時(shí)鐘域間數據傳遞的設計
- 摘 要：數據流在不同時(shí)鐘域間的傳遞一直是集成電路芯片設計中的一個(gè)重點(diǎn)問(wèn)題。本文通過(guò)采用異步FIFO的方式給出了這個(gè)問(wèn)題的一種解決方法，并采用Verilog 硬件描述語(yǔ)言通過(guò)前仿真和邏輯綜合完成設計。 關(guān)鍵詞：異步FIFO；時(shí)鐘域；Verilog引言當今集成電路設計的主導思想之一就是設計同步化，即對所有時(shí)鐘控制器件(如觸發(fā)器、RAM等)都采用同一個(gè)時(shí)鐘來(lái)控制。但在實(shí)際的應用系統中，實(shí)現完全同步化的設計非常困難，很多情況下不可避免地要完成數據在不同時(shí)鐘域間的傳遞(如高速模塊
- 關(guān)鍵字： Verilog 時(shí)鐘域 異步FIFO
verilog-a介紹
您好，目前還沒(méi)有人創(chuàng )建詞條verilog-a!
歡迎您創(chuàng )建該詞條，闡述對verilog-a的理解，并與今后在此搜索verilog-a的朋友們分享。 創(chuàng )建詞條
歡迎您創(chuàng )建該詞條，闡述對verilog-a的理解，并與今后在此搜索verilog-a的朋友們分享。 創(chuàng )建詞條
verilog-a電路
verilog-a相關(guān)帖子
verilog-a資料下載
verilog-a專(zhuān)欄文章
關(guān)于我們 -
廣告服務(wù) -
企業(yè)會(huì )員服務(wù) -
網(wǎng)站地圖 -
聯(lián)系我們 -
征稿 -
友情鏈接 -
手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術(shù)信息咨詢(xún)有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術(shù)信息咨詢(xún)有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473