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HDLC協(xié)議控制器的IP核方案及其實(shí)現
- 介紹了HDLC協(xié)議控制器的IP核方案及實(shí)現方法，分別對發(fā)送和接收模塊進(jìn)行了分析，給出了仿真波形圖。該設計采用Verilog HDL語(yǔ)言進(jìn)行描述，用ModelSim SE 6.0進(jìn)行了功能仿真。
- 關(guān)鍵字： IP核 Verilog HDLC協(xié)議控制器
Verilog HDL基礎之：Verilog HDL語(yǔ)言簡(jiǎn)介
- Verilog HDL是硬件描述語(yǔ)言的一種，用于數字電子系統設計。它允許設計者用它來(lái)進(jìn)行各種級別的邏輯設計，可以用它進(jìn)行數字邏輯系統的仿真驗證、時(shí)序分析、邏輯綜合。它是目前應用最廣泛的一種硬件描述語(yǔ)言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng )的。
- 關(guān)鍵字： VerilogHDL VHDL Verilog-XL 華清遠見(jiàn)
基于FPGA光電容積脈搏波參數檢測的IP核設計
- 文章簡(jiǎn)要介紹了從光電容積脈搏波中提取出的特征值有助于在醫學(xué)領(lǐng)域中分析人體的病理特征。為了檢測脈搏波的血流參數,整個(gè)系統采用Altera公司cyclone系列的FPGA開(kāi)發(fā)平臺,運用硬件語(yǔ)言Verilog HDL編程設計了波形參數的檢測模塊,通過(guò)設計IP核進(jìn)行數據處理并實(shí)現了脈搏波的實(shí)時(shí)檢測。使用了QuartusⅡ、Icarus verilog和GTKwave軟件進(jìn)行綜合仿真,并通過(guò)FPGA原型驗證。創(chuàng )新點(diǎn)在于采用FPGA通過(guò)硬件的方式提高了實(shí)時(shí)檢測的速度,降低了開(kāi)發(fā)成本,增強了可攜帶性。
- 關(guān)鍵字： 病理特征 Verilog 原型驗證
基于Verilog的SMBus總線(xiàn)控制器的設計與實(shí)現
- SMBus是一種高效的同步串行總線(xiàn)。通過(guò)分析SMBus總線(xiàn)協(xié)議，提出了一種運行于基于PCI-Express技術(shù)的橋接芯片上的SMBus控制器的設計方案，并且用Verilog語(yǔ)言描述，最后在A(yíng)ltera公司的FPGA上得以實(shí)現。通過(guò)仿真測試，證明該方法是穩定有效的。
- 關(guān)鍵字： SMBus總線(xiàn) Verilog 有限狀態(tài)機
基于至簡(jiǎn)設計法實(shí)現的PWM調制verilog
- 一、 功能描述 脈沖寬度調制(pulse width modelation)簡(jiǎn)稱(chēng)PWM，利用微處理器的數字輸出來(lái)對模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應用在從測量、通信到功率控制與變換的許多領(lǐng)域中脈沖寬度調制是利用微處理器的數字輸出來(lái)對模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應用在從測量、通信到功率控制與變換的許多領(lǐng)域中?！ ≡诒菊碌膽弥锌梢哉J為PWM就是一種方波。如圖所示： PWM波形圖 上圖是一個(gè)周期為10ms，高電平為
- 關(guān)鍵字： PWM verilog
基于FPGA的自適應均衡器的研究與設計
- 摘要：近年來(lái)，自適應均衡技術(shù)在通信系統中的應用日益廣泛，利用自適應均衡技術(shù)在多徑環(huán)境中可以有效地提高數字接收機的性能。為了適應寬帶數字接收機的高速率特點(diǎn)，本文闡述了自適應均衡器的原理并對其進(jìn)行改進(jìn)。最
- 關(guān)鍵字： 自適應均衡器 寬帶數字接收機 FPGA Verilog HDL
基于FPGA的高速長(cháng)線(xiàn)陣CCD驅動(dòng)電路
- 高速長(cháng)線(xiàn)陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢，廣泛應用于航天退掃系統中的圖像數據采集。而CCD驅動(dòng)電路設計是CCD正常工作的關(guān)鍵問(wèn)題之一，CCD驅動(dòng)信號時(shí)序是一組相位要求嚴格的脈沖信號，只有時(shí)序信
- 關(guān)鍵字： CCD 線(xiàn)陣 FPGA verilog HDL
基于Verilog HDL的SVPWM算法的設計與仿真
- 摘要：空間矢量脈寬調制算法是電壓型逆變器控制方面的研究熱點(diǎn)，廣泛應用于三相電力系統中?；谟布腇PGA/CPLD芯片能滿(mǎn)足該算法對處理速度、實(shí)時(shí)性、可靠性較高的要求，本文利用Verilog HDL實(shí)現空間矢量脈寬調制算
- 關(guān)鍵字： 同步電動(dòng)機 電壓型逆變器 Verilog HDL
一種高效網(wǎng)絡(luò )接口的設計
- 為了得到比傳統片上網(wǎng)絡(luò )的網(wǎng)絡(luò )資源接口(NI)更高的數據傳輸效率和更加穩定的數據傳輸效果，提出了一種新的高效網(wǎng)絡(luò )接口的設計方法，并采用Verilog HDL語(yǔ)言對相關(guān)模塊進(jìn)行編程，實(shí)現了高效傳輸功能，同時(shí)又滿(mǎn)足核內路由的設計要求。最終通過(guò)仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿(mǎn)足設計要求的仿真結果。
- 關(guān)鍵字： 片上網(wǎng)絡(luò ) 網(wǎng)絡(luò )資源接口 核內路由 Verilog HDL
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