Verilog的語(yǔ)言要素有哪些？

本章介紹Verilog HDL的基本要素，包括標識符、注釋、數值、編譯程序指令、系統任務(wù)和系統函數。另外，本章還介紹了Verilog硬件描述語(yǔ)言中的兩種數據類(lèi)型。

3.1 標識符

Verilog HDL中的標識符(idenTIfier)可以是任意一組字母、數字、$符號和_(下劃線(xiàn))符號的組合，但標識符的第一個(gè)字符必須是字母或者下劃線(xiàn)。另外，標識符是區分大小寫(xiě)的。以下是標識符的幾個(gè)例子：

Count

COUNT //與Count不同。

_R1_D2

R56_68

FIVE$

轉義標識符(escaped idenTIfier )可以在一條標識符中包含任何可打印字符。轉義標識符以 (反斜線(xiàn))符號開(kāi)頭，以空白結尾(空白可以是一個(gè)空格、一個(gè)制表字符或換行符)。下面例舉了幾個(gè)轉義標識符：

7400

.*.$

{******}

~Q

OutGate 與OutGate相同。

最后這個(gè)例子解釋了在一條轉義標識符中，反斜線(xiàn)和結束空格并不是轉義標識符的一部分。也就是說(shuō)，標識符OutGate 和標識符OutGate恒等。

Verilog HDL定義了一系列保留字，叫做關(guān)鍵詞，它僅用于某些上下文中。 附錄A列出了語(yǔ)言中的所有保留字。注意只有小寫(xiě)的關(guān)鍵詞才是保留字。例如，標識符always(這是個(gè)關(guān)鍵詞)與標識符ALWAYS(非關(guān)鍵詞)是不同的。

另外，轉義標識符與關(guān)鍵詞并不完全相同。標識符iniTIal 與標識符iniTIal(這是個(gè)關(guān)鍵詞)不同。注意這一約定與那些轉義標識符不同。

3.2 注釋

在Verilog HDL中有兩種形式的注釋。

/*第一種形式:可以擴展至

多行 */

//第二種形式:在本行結束。

3.3 格式

Verilog HDL區分大小寫(xiě)。也就是說(shuō)大小寫(xiě)不同的標識符是不同的。此外，Verilog HDL是自由格式的，即結構可以跨越多行編寫(xiě)，也可以在一行內編寫(xiě)。白空(新行、制表符和空格)沒(méi)有特殊意義。下面通過(guò)實(shí)例解釋說(shuō)明。

initial begin Top = 3' b001; #2 Top = 3' b011; end

和下面的指令一樣:

initial

begin

Top = 3' b001;

#2 Top = 3' b011;

end

3.4 系統任務(wù)和函數

以$字符開(kāi)始的標識符表示系統任務(wù)或系統函數。任務(wù)提供了一種封裝行為的機制。這種機制可在設計的不同部分被調用。任務(wù)可以返回0個(gè)或多個(gè)值。函數除只能返回一個(gè)值以外與任務(wù)相同。此外，函數在0時(shí)刻執行，即不允許延遲，而任務(wù)可以帶有延遲。

$display (Hi, you have reached LT today);

/* $display 系統任務(wù)在新的一行中顯示。*/

$time

//該系統任務(wù)返回當前的模擬時(shí)間。

系統任務(wù)和系統函數在第10章中詳細講解。

3.5 編譯指令

以`(反引號)開(kāi)始的某些標識符是編譯器指令。在Verilog 語(yǔ)言編譯時(shí)，特定的編譯器指令在整個(gè)編譯過(guò)程中有效(編譯過(guò)程可跨越多個(gè)文件)，直到遇到其它的不同編譯程序指令。完整的標準編譯器指令如下:

* `define, `undef

* `ifdef, `else, `endif

* `default_nettype

* `include

* `resetall

* `timescale

* `unconnected_drive, `nounconnected_drive

* `celldefine, `endcelldefine

3.5.1 `define 和`undef

`define指令用于文本替換，它很像C語(yǔ)言中的#define 指令，如:

`define MAX_BUS_SIZE 32

. . .

reg [ `MAX_BUS_SIZE - 1:0 ] AddReg;

一旦`define 指令被編譯，其在整個(gè)編譯過(guò)程中都有效。例如，通過(guò)另一個(gè)文件中的`define指令，MAX_BUS_SIZE 能被多個(gè)文件使用。

`undef 指令取消前面定義的宏。例如:

`define WORD 16 //建立一個(gè)文本宏替代。

. . .

wire [ `WORD : 1] Bus;

. . .

`undef WORD

// 在`undef編譯指令后, WORD的宏定義不再有效.

3.5.2 `ifdef、`else 和`endif

這些編譯指令用于條件編譯，如下所示：

`ifdef WINDOWS

parameter WORD_SIZE = 16

`else

parameter WORD_SIZE = 32

`endif

在編譯過(guò)程中，如果已定義了名字為WINDOWS的文本宏，就選擇第一種參數聲明，否則選擇第二種參數說(shuō)明。

`else 程序指令對于`ifdef 指令是可選的。

3.5.3 `default_nettype

該指令用于為隱式線(xiàn)網(wǎng)指定線(xiàn)網(wǎng)類(lèi)型。也就是將那些沒(méi)有被說(shuō)明的連線(xiàn)定義線(xiàn)網(wǎng)類(lèi)型。

`default_nettype wand

該實(shí)例定義的缺省的線(xiàn)網(wǎng)為線(xiàn)與類(lèi)型。因此，如果在此指令后面的任何模塊中沒(méi)有說(shuō)明的連線(xiàn)，那么該線(xiàn)網(wǎng)被假定為線(xiàn)與類(lèi)型。

3.5.4 `include

`include 編譯器指令用于嵌入內嵌文件的內容。文件既可以用相對路徑名定義，也可以用全路徑名定義, 例如:

`include . . / . . /primitives.v

編譯時(shí)，這一行由文件“../../primitives.v” 的內容替代。

3.5.5 `resetall

該編譯器指令將所有的編譯指令重新設置為缺省值。

`resetall

例如，該指令使得缺省連線(xiàn)類(lèi)型為線(xiàn)網(wǎng)類(lèi)型。

3.5.6 `timescale

在Verilog HDL 模型中，所有時(shí)延都用單位時(shí)間表述。使用`timescale編譯器指令將時(shí)間單位與實(shí)際時(shí)間相關(guān)聯(lián)。該指令用于定義時(shí)延的單位和時(shí)延精度。`timescale編譯器指令格式為：

`timescale time_unit / time_precision

time_unit 和time_precision 由值1、10、和100以及單位s、ms、us、ns、ps和fs組成。例如：

`timescale 1ns/100ps

表示時(shí)延單位為1ns, 時(shí)延精度為100ps。`timescale 編譯器指令在模塊說(shuō)明外部出現, 并且影響后面所有的時(shí)延值。例如:

`timescale 1ns/ 100ps

module AndFunc (Z, A, B);

output Z;

input A, B;

and # (5.22, 6.17 ) Al (Z, A, B);

//規定了上升及下降時(shí)延值。

endmodule

編譯器指令定義時(shí)延以ns為單位，并且時(shí)延精度為1/10 ns(100 ps)。因此，時(shí)延值5.22對應5.2 ns, 時(shí)延6.17對應6.2 ns。如果用如下的`timescale程序指令代替上例中的編譯器指令,