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使用Verilog來(lái)編程FPGA

FPGA是依賴(lài)數字邏輯的數字器件，計算機硬件使用的是數字邏輯，每一個(gè)計算，屏幕上每一個(gè)像素的呈現，音樂(lè )軌的每一個(gè)note都是使用數字邏輯構成的功能塊來(lái)實(shí)現的。雖然多數時(shí)候，數字邏輯是抽象的數學(xué)概念，而不是物理電子，邏輯門(mén)以及其它的數字邏輯器件則是由刻蝕在集成電路上的晶體管來(lái)實(shí)現的。對于FPGA來(lái)講，可以通過(guò)繪制邏輯門(mén)構成的電路，將這些門(mén)映射到FPGA的通用門(mén)上，并將它們連接起來(lái)以實(shí)現你設想的邏輯設計。另外一種方式是，使用Verilog（或其它的）硬件描述語(yǔ)言來(lái)實(shí)現邏輯。你依然可以購買(mǎi)能夠實(shí)現小數量邏
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Altera MAX10: 3-8譯碼器

在這個(gè)實(shí)驗里我們將學(xué)習如何用Verilog來(lái)實(shí)現組合邏輯。====硬件說(shuō)明====組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關(guān)的邏輯電路，常見(jiàn)的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實(shí)驗里以最常見(jiàn)的3-8譯碼器為例說(shuō)明如何用Verilog實(shí)現。3-8譯碼器的真值表如下：從前面的實(shí)驗可以知道，當FPGA輸出信號到LED為高電平時(shí)LED熄滅，反之LED變亮。同時(shí)我們可以以開(kāi)關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開(kāi)關(guān)我們就能控制特定的LED變亮。====Verilog代碼=
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Lattice MXO2: 3-8譯碼器

在這個(gè)實(shí)驗里我們將學(xué)習如何用Verilog來(lái)實(shí)現組合邏輯。硬件說(shuō)明組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關(guān)的邏輯電路，常見(jiàn)的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實(shí)驗里以最常見(jiàn)的3-8譯碼器為例說(shuō)明如何用Verilog實(shí)現。3-8譯碼器的真值表如下：從前面的實(shí)驗可以知道，當FPGA輸出信號到LED為高電平時(shí)LED熄滅，反之LED變亮。同時(shí)我們可以以開(kāi)關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開(kāi)關(guān)我們就能控制特定的LED變亮。Verilog代碼// *****
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實(shí)驗22 4位串行累加器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗了解累加器的意義及原理方法（3）掌握使用Verilog HDL語(yǔ)言基于FPGA實(shí)現累加器的原理及實(shí)現方法實(shí)驗任務(wù)設計一個(gè)4位串行累加器，電路原理框圖如圖所示，在開(kāi)關(guān)K處設置串行輸入數據，在CP端輸入8個(gè)脈沖，將完成一次，兩個(gè)四位串行數據的相加，結果存D-A中。實(shí)驗原理根據上述電路框圖，可以分割系統任務(wù)。累加器是一個(gè)具有特殊功能的二進(jìn)制寄存器，可以存放計算產(chǎn)生的中間結果，省去了計算單元的讀取操作，能加快計算單
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實(shí)驗21：智力競賽搶答器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握搶答器原理；（3）學(xué)習用Verilog HDL描述方法描述搶答器。實(shí)驗任務(wù)本實(shí)驗的任務(wù)是設計一個(gè)智力競賽搶答器，帶復位和主持人控制功能。一共4組選手，用開(kāi)關(guān)k1,k2,k3,k4表示主持人復位開(kāi)始搶答，獲得搶答的選手顯示對應led，答題時(shí)間超過(guò)30秒報警每位選手初始分數5分（RESET復位），主持人控制加分減分按鍵，每次增加或減少1分（最多9分），答題選手分數顯示在數碼管實(shí)驗原理根據搶答器的功能，
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實(shí)驗20：步進(jìn)電機2

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握步進(jìn)電機技術(shù)與實(shí)現方法；（3）學(xué)習用Verilog HDL行為描述方法描述步進(jìn)電機。實(shí)驗任務(wù)本實(shí)驗的任務(wù)設計一個(gè)步進(jìn)電機運行控制電路，A、B、C、D分別表示步進(jìn)電機的四相繞組，步進(jìn)電機按四相四拍的方式運行。如要求電機正傳時(shí)，控制端T＝1，電機的四相繞組的通電順序為AC—DA—BD—CB—AC……如要求電機反傳時(shí)，控制端T＝0，電機的四相繞組的通電順序為AC—CB—BD—DA—AC……。實(shí)驗原理為了
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實(shí)驗19：步進(jìn)電機1

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握步進(jìn)電機的原理和設計方法；（3）學(xué)習用Verilog HDL描述一個(gè)步進(jìn)電機電路。實(shí)驗任務(wù)本實(shí)驗的任務(wù)是設計控制四相繞組的步進(jìn)電機電機正轉、反轉、停止的控制電路。要求如下：電機運轉規律為：正轉30s→停10s→反轉30s→停10s→正轉30s……實(shí)驗原理步進(jìn)電機是將電脈沖信號轉變?yōu)榻俏灰苹蚓€(xiàn)位移的開(kāi)環(huán)控制元步進(jìn)電機件。當電流流過(guò)定子繞組時(shí)，定子繞組產(chǎn)生一矢量磁場(chǎng)。該磁場(chǎng)會(huì )帶動(dòng)轉子旋轉一角度，使得轉
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實(shí)驗18：秒表計數器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握計數器原理；（3）掌握用Verilog HDL數據流和行為級描述寄存器單元的方法。實(shí)驗任務(wù)設計簡(jiǎn)單秒表(60進(jìn)制），并要求帶啟動(dòng)、復位、暫停功能。實(shí)驗原理如下所示，秒表（60進(jìn)制）即顯示從00到59循環(huán)跳轉計數。并且通過(guò)開(kāi)關(guān)設置，達到復位至00，任意時(shí)刻暫停和啟動(dòng)的功能。我們通過(guò)將開(kāi)發(fā)板的12M晶振分頻（參考分頻程序）出1Hz的計時(shí)頻率，實(shí)現秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號計時(shí)。通過(guò)
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實(shí)驗17：分頻器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握分頻器原理；（3）學(xué)習用Verilog HDL行為級描述時(shí)序邏輯電路。實(shí)驗任務(wù)設計一個(gè)任意整數分頻器。實(shí)驗原理時(shí)鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現各種時(shí)鐘的分頻和倍頻設計，但是通過(guò)語(yǔ)言設計進(jìn)行時(shí)鐘分頻是最基本的訓練，在對時(shí)鐘要求不高的設計時(shí)也能節省鎖相環(huán)資源。在本實(shí)驗中我們將實(shí)現任意整數的分頻器，分頻
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實(shí)驗16：扭環(huán)形計數器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握扭環(huán)形計數器原理；（3）學(xué)習用Verilog HDL行為級描述時(shí)序邏輯電路。實(shí)驗任務(wù)設計一個(gè)右移扭環(huán)形計數器。實(shí)驗原理將移位寄存器的輸出非q0連接到觸發(fā)器q3的輸入，這樣就構成了一個(gè)扭環(huán)形計數器。初始化復位時(shí)，給q0一個(gè)初值0000，則在循環(huán)過(guò)程中依次為：000010001100111011110111001100010000。Verilog HDL建模描述用行為級描述右移扭環(huán)形計數器程序清單tw
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實(shí)驗15：環(huán)形計數器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握環(huán)形計數器原理；（3）學(xué)習用Verilog HDL行為級描述時(shí)序邏輯電路。實(shí)驗任務(wù)設計一個(gè)4位右循環(huán)一個(gè)1的環(huán)形計數器。實(shí)驗原理將移位寄存器的輸出q0連接到觸發(fā)器q3的輸入，并且在這4個(gè)觸發(fā)器中只有一個(gè)輸出為1，另外3個(gè)為0，這樣就構成了一個(gè)環(huán)形計數器。初始化復位時(shí)，給q0一個(gè)置位信號，則唯一的1將在環(huán)形計數器中循環(huán)移位，每4個(gè)時(shí)鐘同期輸出一個(gè)高電平脈沖。Verilog HDL建模描述用行為級描述
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實(shí)驗14：移位寄存器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握移位寄存器原理；（3）學(xué)習用Verilog HDL行為級描述時(shí)序邏輯電路。實(shí)驗任務(wù)本實(shí)驗的任務(wù)是設計一個(gè)7位右移并行輸入、串行輸出的移位寄存器。實(shí)驗原理如果將多個(gè)觸發(fā)器級聯(lián)就構成一個(gè)多位的移位寄存器，如下圖所示，是以4位移位寄存器為例的邏輯電路圖，其中的LD/SHIFT是一個(gè)置數/移位控制信號。當LD/SHIFT為1時(shí)，在CP作用下，從輸入端A、B、C、D并行接收數據；當LD/SHIFT為0時(shí)，在
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實(shí)驗13：JK觸發(fā)器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握JK觸發(fā)器原理；（3）學(xué)習用Verilog HDL語(yǔ)言行為機描述方法描述JK觸發(fā)器電路。實(shí)驗任務(wù)本實(shí)驗的任務(wù)是設計一個(gè)JK觸發(fā)器實(shí)驗原理帶使能端RS鎖存器的輸入端R=S=1時(shí)，鎖存器的次態(tài)不確定，這一因素限制了其應用。為了解決這個(gè)問(wèn)題，根據雙穩態(tài)元件兩個(gè)輸出端互補的特點(diǎn)，用Q和非Q反饋控制輸入信號，并用J代替S,用K代替R,構成了J-K鎖存器。Verilog HDL建模描述用行為級描述實(shí)現的帶異步
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實(shí)驗12：邊沿觸發(fā)的D觸發(fā)器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握D觸發(fā)器原理；（3）學(xué)習用Verilog HDL語(yǔ)言行為機描述方法描述D觸發(fā)器電路。實(shí)驗任務(wù)本實(shí)驗的任務(wù)是描述一個(gè)帶有邊沿觸發(fā)的同步D觸發(fā)器電路，并通過(guò)STEP FPGA開(kāi)發(fā)板的12MHz晶振作為觸發(fā)器時(shí)鐘信號clk，撥碼開(kāi)關(guān)的狀態(tài)作為觸發(fā)器輸入信號d，觸發(fā)器的輸出信號q和~q，用來(lái)分別驅動(dòng)開(kāi)發(fā)板上的LED，在clk上升沿的驅動(dòng)下，當撥碼開(kāi)關(guān)狀態(tài)變化時(shí)LED狀態(tài)發(fā)生相應變化。實(shí)驗原理從D觸發(fā)器的特
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實(shí)驗11：RS觸發(fā)器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握RS觸發(fā)器原理；（3）學(xué)習用Verilog HDL語(yǔ)言行為級描述方法描述RS觸發(fā)器電路。實(shí)驗任務(wù)本實(shí)驗的任務(wù)是描述一個(gè)RS觸發(fā)器電路，并通過(guò)STEP FPGA開(kāi)發(fā)板的12MHz晶振作為觸發(fā)器時(shí)鐘信號clk，撥碼開(kāi)關(guān)的狀態(tài)作為觸發(fā)器輸入信號S,R，觸發(fā)器的輸出信號Q和非Q，用來(lái)分別驅動(dòng)開(kāi)發(fā)板上的LED，在clk上升沿的驅動(dòng)下，當撥碼開(kāi)關(guān)狀態(tài)變化時(shí)LED狀態(tài)發(fā)生相應變化。實(shí)驗原理基本RS觸發(fā)器可以由兩
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