“老司機”十年FPGA從業(yè)經(jīng)驗總結

　　大學(xué)時(shí)代第一次接觸FPGA至今已有10多年的時(shí)間,至今記得當初第一次在EDA實(shí)驗平臺上完成數字秒表、搶答器、密碼鎖等實(shí)驗時(shí)那個(gè)興奮勁。當時(shí)由于沒(méi)有接觸到HDL硬件描述語(yǔ)言,設計都是在MAX+plus II原理圖環(huán)境下用74系列邏輯器件搭建起來(lái)的。

　　后來(lái)讀研究生,工作陸陸續續也用過(guò)Quartus II、FoundaTIon、ISE、Libero,并且學(xué)習了verilogHDL語(yǔ)言,學(xué)習的過(guò)程中也慢慢體會(huì )到verilog的妙用,原來(lái)一小段語(yǔ)言就能完成復雜的原理圖設計,而且語(yǔ)言的移植性可操作性比原理圖設計強很多。

　　在學(xué)習一門(mén)技術(shù)之前我們往往從它的編程語(yǔ)言入手,比如學(xué)習單片機時(shí),我們往往從匯編或者C語(yǔ)言入門(mén)。所以不少開(kāi)始接觸FPGA的開(kāi)發(fā)人員,往往是從VHDL或者Verilog開(kāi)始入手學(xué)習的。但我個(gè)人認為,若能先結合《數字電路基礎》系統學(xué)習各種74系列邏輯電路,深刻理解邏輯功能,對于學(xué)習HDL語(yǔ)言大有裨益,往往會(huì )起到事半功倍的效果。

　　當然,任何編程語(yǔ)言的學(xué)習都不是一朝一夕的事,經(jīng)驗技巧的積累都是在點(diǎn)滴中完成,FPGA設計也無(wú)例外。下面就以我的切身體會(huì ),談?wù)凢PGA設計的經(jīng)驗技巧。

　　我們先談一下FPGA基本知識:

　　1.硬件設計基本原則

　　FPGA(Field-Programmable Gate Array),即現場(chǎng)可編程門(mén)陣列,它是在PAL、GAL、CPLD等可編程器件的基礎上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路領(lǐng)域中的一種半定制電路而出現的,既解決了定制電路的不足,又克服了原有可編程器件門(mén)電路數有限的缺點(diǎn)。

　　速度與面積平衡和互換原則:

　　一個(gè)設計如果時(shí)序余量較大,所能跑的頻率遠高于設計要求,能可以通過(guò)模塊復用來(lái)減少整個(gè)設計消耗的芯片面積,這就是用速度優(yōu)勢換面積的節約;

　　反之,如果一個(gè)設計的時(shí)序要求很高,普通方法達不到設計頻率,那么可以通過(guò)數據流串并轉換,并行復制多個(gè)操作模塊,對整個(gè)設計采用“乒乓操作”和“串并轉換”的思想進(jìn)行處理,在芯片輸出模塊處再對數據進(jìn)行“并串轉換”。從而實(shí)現了用面積復制換取速度的提高。

　　硬件原則:理解HDL本質(zhì)。

　　系統原則:整體把握。

　　同步設計原則:設計時(shí)序穩定的基本原則。

　　2.Verilog作為一種HDL語(yǔ)言,對系統行為的建模方式是分層次的

　　比較重要的層次有系統級、算法級、寄存器傳輸級、邏輯級、門(mén)級、電路開(kāi)關(guān)級。

　　3.實(shí)際工作中,除了描述仿真測試激勵時(shí)使用for循環(huán)語(yǔ)句外,極少在RTL級編碼中使用for循環(huán)

　　這是因為for循環(huán)會(huì )被綜合器展開(kāi)為所有變量情況的執行語(yǔ)句,每個(gè)變量獨立占用寄存器資源,不能有效的復用硬件邏輯資源,造成巨大的浪費。一般常用case語(yǔ)句代替。

　　4. if…else…和case在嵌套描述時(shí)是有很大區別的

　　if…else…是有優(yōu)先級的,一般來(lái)說(shuō),第一個(gè)if的優(yōu)先級最高,最后一個(gè)else的優(yōu)先級最低。而case語(yǔ)句是平行語(yǔ)句,它是沒(méi)有優(yōu)先級的,而建立優(yōu)先級結構需要耗費大量的邏輯資源,所以能用case的地方就不要用if…else…語(yǔ)句。

　　補充:1.也可以用if…; if…; if…;描述不帶優(yōu)先級的“平行”語(yǔ)句。

　　5.FPGA一般觸發(fā)器資源比較豐富,而CPLD組合邏輯資源更豐富

　　6.FPGA和CPLD的組成

　　FPGA基本有可編程I/O單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線(xiàn)資源、底層嵌入功能單元和內嵌專(zhuān)用硬核等6部分組成。

　　CPLD的結構相對比較簡(jiǎn)單,主要由可編程I/O單元、基本邏輯單元、布線(xiàn)池和其他輔助功能模塊組成。

　　7.Block RAM

　　3種塊RAM結構,M512 RAM(512bit)、M4K RAM(4Kbit)、M-RAM(64Kbit)。

　　M512 RAM:適合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等;

　　M4K RAM: 適用于一般的需求;

　　M-RAM: 適合做大塊數據的緩沖區。

　　Xlinx 和 LatTIce FPGA的LUT可以靈活配置成小的RAM、ROM、FIFO等存儲結構,這種技術(shù)被稱(chēng)為分布式RAM。

　　補充:但是在一般的設計中,不提倡用FPGA/CPLD的片內資源配置成大量的存儲器,這是處于成本的考慮。所以盡量采用外接存儲器。

　　8.善用芯片內部的PLL或DLL資源完成時(shí)鐘的分頻、倍頻率、移相等操作

　　不僅簡(jiǎn)化了設計,并且能有效地提高系統的精度和工作穩定性。

　　9.異步電路和同步時(shí)序電路的區別

　　異步電路:

　　電路核心邏輯有用組合電路實(shí)現;

　　異步時(shí)序電路的最大缺點(diǎn)是容易產(chǎn)生毛刺;

　　不利于器件移植;

　　不利于靜態(tài)時(shí)序分析(STA)、驗證設計時(shí)序性能。

　　同步時(shí)序電路:

　　電路核心邏輯是用各種觸發(fā)器實(shí)現;

　　電路主要信號、輸出信號等都是在某個(gè)時(shí)鐘沿驅動(dòng)觸發(fā)器產(chǎn)生的;

　　同步時(shí)序電路可以很好的避免毛刺;

　　利于器件移植;

　　利于靜態(tài)時(shí)序分析(STA)、驗證設計時(shí)序性能。

　　10.同步設計中,穩定可靠的數據采樣必須遵從以下兩個(gè)基本原則:

　　(1)在有效時(shí)鐘沿到達前,數據輸入至少已經(jīng)穩定了采樣寄存器的Setup時(shí)間之久,這條原則簡(jiǎn)稱(chēng)滿(mǎn)足Setup時(shí)間原則;

　　(2)在有效時(shí)鐘沿到達后,數據輸入至少還將穩定保持采樣寄存器的Hold時(shí)鐘之久,這條原則簡(jiǎn)稱(chēng)滿(mǎn)足Hold時(shí)間原則。

　　11.同步時(shí)序設計注意事項

　　異步時(shí)鐘域的數據轉換。

　　組合邏輯電路的設計方法。

　　同步時(shí)序電路的時(shí)鐘設計。

　　同步時(shí)序電路的延遲。同步時(shí)序電路的延遲最常用的設計方法是用分頻或者倍頻的時(shí)鐘或者同步計數器完成所需的延遲,對比較大的和特殊定時(shí)要求的延時(shí),一般用高速時(shí)鐘產(chǎn)生一個(gè)計數器,根據計數產(chǎn)生延遲;對于比較小的延遲,可以用D觸發(fā)器打一下,這樣不僅可以使信號延時(shí)了一個(gè)時(shí)鐘周期,而且完成了信號與時(shí)鐘的初次同步。在輸入信號采樣和增加時(shí)序約束余量中使用。

　　另外,還有用行為級方法描述延遲,如“#5 a《=4’0101;”這種常用于仿真測試激勵,但是在電路綜合時(shí)會(huì )被忽略,并不能起到延遲作用。

　　Verilog 定義的reg型,不一定綜合成寄存器。在Verilog代碼中最常用的兩種數據類(lèi)型是wire和reg型,一般來(lái)說(shuō),wire型指定的數據和網(wǎng)線(xiàn)通過(guò)組合邏輯實(shí)現,而reg型指定的數據不一定就是用寄存器實(shí)現。

　　12.常用設計思想與技巧

　　(1)乒乓操作;

　　(2)串并轉換;

　　(3)流水線(xiàn)操作;

　　(4)異步時(shí)鐘域數據同步。是指如何在兩個(gè)時(shí)鐘不同步的數據域之間可靠地進(jìn)行數據交換的問(wèn)題。數據時(shí)鐘域不同步主要有兩種情況:

　?、賰蓚€(gè)域的時(shí)鐘頻率相同,但是相差不固定,或者相差固定但是不可測,簡(jiǎn)稱(chēng)為同頻異相問(wèn)題。

　?、趦蓚€(gè)時(shí)鐘頻率根本不同,簡(jiǎn)稱(chēng)異頻問(wèn)題。

　　兩種不推薦的異步時(shí)鐘域操作方法:

　　一種是通過(guò)增加Buffer或者其他門(mén)延時(shí)來(lái)調整采樣另一種是盲目使用時(shí)鐘正負沿調整數據采樣。

　　13.模塊劃分基本原則

　　(1)對每個(gè)同步時(shí)序設計的子模塊的輸出使用寄存器(用寄存器分割同步時(shí)序模塊原則);

　　(2)將相關(guān)邏輯和可以復用的邏輯劃分在同一模塊內(呼應系統原則);

　　(3)將不同優(yōu)化目標的邏輯分開(kāi);

　　(4)將送約束的邏輯歸到同一模塊;

　　(5)將存儲邏輯獨立劃分成模塊;

　　(6)合適的模塊規模;

　　(7)頂層模塊最好不進(jìn)行邏輯設計。