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Synopsys IC Compiler II改變設計游戲規則后端物理設計吞吐量提高10倍
- 亮點(diǎn)： 設計規劃速度提升了10倍，實(shí)現速度提升了5倍，容量提升了2倍?–?它們共同使吞吐量加速了10倍 構建于全新的可擴展基礎架構、時(shí)序和解析優(yōu)化引擎之上 已經(jīng)在成熟和新興的技術(shù)節點(diǎn)上成功生產(chǎn)流片 為加速芯片和電子系統創(chuàng )新而提供軟件、知識產(chǎn)權(IP)及服務(wù)的全球性領(lǐng)先供應商新思科技公司日前宣布：正式推出將導致游戲規則發(fā)生改變的IC?Compiler?II，它是當前領(lǐng)先業(yè)界的布局和布線(xiàn)解決方案IC?Compiler?的繼任產(chǎn)品，可用于基于成熟和新
- 關(guān)鍵字： Synopsys IC RTL
Cadence推出新一代Encounter RTL-to-GDSII流程
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ: CDNS)，日前宣布推出最新版Cadence? Encounter? RTL-to-GDSII流程，面向高性能千兆級設計，包括在20納米最新技術(shù)節點(diǎn)上的新設計。這種最新的RTL-to-GDSII設計、實(shí)現與簽收流程是與領(lǐng)先的IP與晶圓廠(chǎng)合作伙伴及客戶(hù)合作開(kāi)發(fā)的，能更有效地進(jìn)行SoC開(kāi)發(fā)，滿(mǎn)足并超越當今市場(chǎng)所需的功耗、性能與面積需求。
- 關(guān)鍵字： Cadence RTL-to-GDSII
Synopsys綜合和布局及布線(xiàn)生產(chǎn)效率提升兩倍
- Synopsys日前宣布，在其Galaxy設計實(shí)現平臺中推出了最新的RTL綜合工具Design Compiler 2010，它將綜合和物理層實(shí)現流程增速了兩倍。Design Compiler自1988年問(wèn)世以來(lái)，隨著(zhù)工藝技術(shù)從1.5微米到32納米的進(jìn)步，而不斷得到調整升級。而今時(shí)序與面積布線(xiàn)的優(yōu)化已成為主要的挑戰，最新版工具與時(shí)俱進(jìn)，針對拓撲技術(shù)進(jìn)行擴展，為Synopsys布局布線(xiàn)解決方案IC Compiler提供“物理層指引”;將時(shí)序和面積的一致性提升至5%的同時(shí)，還將IC
- 關(guān)鍵字： Synopsys RTL 32納米
Design Compiler 2010將綜合和布局及布線(xiàn)的生產(chǎn)效率提高2倍
- 全球領(lǐng)先的半導體設計、驗證和制造的軟件及知識產(chǎn)權(IP)供應商新思科技有限公司日前宣布：該公司在其Galaxy™設計實(shí)現平臺中推出了最新的創(chuàng )新RTL綜合工具Design Compiler 2010，它將綜合和物理層實(shí)現流程增速了兩倍。為了滿(mǎn)足日益復雜的設計中極具挑戰性的進(jìn)度要求，工程師們需要一種RTL綜合解決方案，使他們盡量減少重復工作并加速物理實(shí)現進(jìn)程。為了應對這些挑戰，Design Compiler 2010對拓撲技術(shù)進(jìn)行擴展，為Synopsys旗艦布局布線(xiàn)解決方案IC Compile
- 關(guān)鍵字： Synopsys Galaxy RTL
中芯國際和新思科技攜手推出Reference Flow 4.0
- 全球領(lǐng)先的半導體設計、驗證和制造軟件及知識產(chǎn)權(IP)供應商新思科技公司與中國內地最大的芯片代工企業(yè)中芯國際集成電路制造有限公司日前宣布，將攜手推出全新的65納米RTL-to-GDSII參考設計流程4.0(Reference Flow 4.0)。作為新思科技專(zhuān)業(yè)化服務(wù)部與中芯國際共同開(kāi)發(fā)的成果，該參考流程中增加了 Synopsys Eclypse™ 低功耗解決方案及IC Compiler Zroute布線(xiàn)技術(shù)，為設計人員解決更精細工藝節點(diǎn)中遇到的低功耗和可制造性設計(DFM)等問(wèn)題提供更多
- 關(guān)鍵字： 中芯國際 65納米 Galaxy RTL-to-GDSII參考設計流程4.0
Magma 最新版Talus Design面世
- 美國加州圣荷塞 2009年4月14日– 芯片設計解決方案供應商微捷碼（Magma®）設計自動(dòng)化有限公司（納斯達克代碼：LAVA）日前宣布，該公司面向先進(jìn)集成電路的全芯片綜合產(chǎn)品Talus® Design的最新版本正式面市。新版Talus® Design包括了一個(gè)增強的時(shí)序優(yōu)化引擎、改善的內存使用效率以及先進(jìn)的生產(chǎn)率改進(jìn)，比如：創(chuàng )新性可用性、更為靈活的先進(jìn)腳本語(yǔ)言以及領(lǐng)先的第三方可測性設計（DFT）產(chǎn)品支持。同時(shí)，Talus Design與Talus Vortex相結
- 關(guān)鍵字： Magma RTL DFT Talus
Cadence推出C-to-Silicon Compiler拓展系統級產(chǎn)品
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設計師在創(chuàng )建和復用系統級芯片IP的過(guò)程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng )新技術(shù)成為溝通系統級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫(xiě)成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實(shí)現和集成SoC。這種重要的新功能對于開(kāi)發(fā)新型SoC和系統級IP，用于消費電子、無(wú)
- 關(guān)鍵字： Cadence RTL SoC IP
CADENCE與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程
- 全球電子設計創(chuàng )新企業(yè)Cadence設計系統公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術(shù)的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術(shù)公司包擴IBM、特許半導體制造公司和三星聯(lián)合開(kāi)發(fā)RTL-to-GDSII 45納米流程，滿(mǎn)足高級節點(diǎn)設計需要。該參考流程基于對應Common Power Format（CPF）的Cadence低功耗解決方案，而且還包含來(lái)自Cadence的關(guān)鍵可制造性設計（De
- 關(guān)鍵字： CADENCE Common Platform ARM RTL-to-GDSII 低功耗
rtl介紹
RTL是Real Time Logistics的縮寫(xiě), 意為:實(shí)時(shí)物流，是順應新經(jīng)濟變革的當代物流理念，與現代物流理念區別在于，實(shí)時(shí)物流不僅關(guān)注物流系統成本，更關(guān)注整體商務(wù)系統的反應速度與價(jià)值；不僅是簡(jiǎn)單地追求生產(chǎn)、采購、營(yíng)銷(xiāo)系統中的物流管理與執行的協(xié)同與一體化運作，更強調的是與企業(yè)商務(wù)系統的融合，形成以供應鏈為核心的商務(wù)大系統中的物流反應與執行速度，使商流、信息流、物流、資金流四流合一，真正實(shí)現 [ 查看詳細 ]
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