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fifo 文章 進(jìn)入fifo技術(shù)社區
基于FPGA的多路數字量采集模塊設計

- 1 引言 測控系統常常需要處理所采集到的各種數字量信號。通常測控系統采用通用MCU完成系統任務(wù)。但當系統中采集信號量較多時(shí),僅依靠MCU則難以完成系統任務(wù)。針對這一問(wèn)題,提出一種基于FPGA技術(shù)的多路數字量采集模塊。利用FPGA的I/O端口數多且可編程設置的特點(diǎn),配以VHDL編寫(xiě)的FPGA內部邏輯,實(shí)現采集多路數字量信號。 2 模塊設計方案 2.1 功能要求 該數字量采集模塊主要功能是采集輸入的36路數字及脈沖信號,并將編幀后的信號數據上傳給上位機,上位機經(jīng)解包處理后顯示信號相
- 關(guān)鍵字: FPGA 數字量采集 測控 USB單片機 MCU FIFO
基于短時(shí)能量和短時(shí)過(guò)零率的VAD算法及其FPGA實(shí)現

- 語(yǔ)音激活檢測VAD(Voice Activity Detection)是一種通過(guò)特定的判決準則判斷語(yǔ)音中出現的停頓和靜默間隔,檢測出有效語(yǔ)音部分的技術(shù)。運用這種技術(shù)可以在確保語(yǔ)音質(zhì)量的前提下,對不同類(lèi)別的語(yǔ)音段采用不同的比特數進(jìn)行編碼,從而降低語(yǔ)音的編碼速率。由于在雙工移動(dòng)通信系統中,一方只有35%的時(shí)間處于激活狀態(tài)[1],如何降低靜音期的編碼速率對于減少傳輸帶寬、功率以及容量具有積極的作用,因此VAD技術(shù)在語(yǔ)音通信領(lǐng)域具有重要的使用價(jià)值。隨著(zhù)適合于變比特率語(yǔ)音編碼的CDMA和PRMA等多址技術(shù)的出現
- 關(guān)鍵字: FPGA VAD 短時(shí)能量 短時(shí)過(guò)零率 FIFO 濾波器
高速數據采集系統中的存儲與傳輸控制邏輯設計

- 隨著(zhù)信息科學(xué)的飛速發(fā)展,數據采集和存儲技術(shù)廣泛應用于雷達、通信、遙測遙感等領(lǐng)域。在高速數據采集系統中,由ADC轉換后的數據需要存儲在存儲器 中,再進(jìn)行相應的處理,保證快速準確的數據傳輸處理是實(shí)現高速數據采集的一個(gè)關(guān)鍵。由于高速ADC的轉換率很高,而大容量RAM相對ADC輸出速度較慢, 保持高速數據存儲過(guò)程的可靠性、實(shí)時(shí)性是一個(gè)比較棘手的問(wèn)題。對于數據采集系統中的大容量高速度數據存儲、傳輸,本文提出一種基于FPGA的多片RAM實(shí) 現高速數據的存儲和傳輸的方案,并應用于1GS/s數據采集系統中,實(shí)現了以低
- 關(guān)鍵字: 數據采集 存儲 傳輸 ADC SRAM RAM FIFO
基于Verilog HDL的異步FIFO設計與實(shí)現

- 在現代IC設計中,特別是在模塊與外圍芯片的通信設計中,多時(shí)鐘域的情況不可避免。當數據從一個(gè)時(shí)鐘域傳遞到另一個(gè)域,并且目標時(shí)鐘域與源時(shí)鐘域不相關(guān)時(shí),這些域中的動(dòng)作是不相關(guān)的,從而消除了同步操作的可能性,并使系統重復地進(jìn)入亞穩定狀態(tài)[1]。在有大量的數據需要進(jìn)行跨時(shí)鐘域傳輸且對數據傳輸速度要求比較高的場(chǎng)合,異步FIFO是一種簡(jiǎn)單、快捷的解決方案。 異步FIFO用一種時(shí)鐘寫(xiě)入數據,而用另外一種時(shí)鐘讀出數據。讀寫(xiě)指針的變化動(dòng)作由不同的時(shí)鐘產(chǎn)生。因此,對FIFO空或滿(mǎn)的判斷是跨時(shí)鐘域的。如何根據異步的指針
- 關(guān)鍵字: FIFO 異步 Verilog HDL IC 亞穩態(tài)
fifo介紹
采用FIFO方式時(shí),信息被以所收到的次序進(jìn)行傳輸。
表示信息存儲的一種數據結構,含義是先進(jìn)入的對象先取出。隊列(Queue )就是基于這種性質(zhì)實(shí)現的。
FIFO( First In First Out)簡(jiǎn)單說(shuō)就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展,新一代FIFO芯片容量越來(lái)越大,體積越來(lái)越小,價(jià)格越來(lái)越便宜。作為一種新型大規模集成電路,FIFO芯片以其靈活、方便、高效的特性,逐漸在高速數據采 [ 查看詳細 ]
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