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基于FPGA的FIFO設計和應用

  • 為實(shí)現目標識別與跟蹤的應用目的,在基于TMS320DM642的FIFO基礎上擴展存儲空間,提出一種基于FPGA實(shí)現SDRAM控制器的方法。分析所用SDRAM的特點(diǎn)和工作原理,介紹FPGA中SDRAM控制器的組成和工作流程,給出應用中讀SDRAM的時(shí)序圖。FPGA采用模塊化設計,增強SDRAM控制器的通用性,更方便地滿(mǎn)足實(shí)際需求。
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FPGA異步FIFO設計中的問(wèn)題與解決辦法

  • 隨著(zhù)數字電子系統設計規模的擴大,一些實(shí)際應用系統中往往含有多個(gè)時(shí)鐘,數據不可避免地要在不同的時(shí)鐘域之間傳遞。如何在異步時(shí)鐘之間傳輸數據,是數據傳輸中一個(gè)至關(guān)重要的問(wèn)題,而采用FIFO正是解決這一問(wèn)題的
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ADS8323與高速FIFO接口電路的CPLD實(shí)現

  • 本文采用CPLD實(shí)現了AD芯片、高速FIFO存儲器以及MCU之間的接口電路。實(shí)驗表明,該電路工作穩定可靠,且通用性強,易于移植到其它數據采集系統中。同時(shí),QuartusII等嵌入式技術(shù)的使用,簡(jiǎn)化了開(kāi)發(fā)流程,提高了設計效率。目前,該電路已成功應用于某數據采集系統中。
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多路數據采集系統中FIFo的設計

  • 摘 要:首先介紹了多路數據采集系統的總體設計、FIFO芯片IDT7202。然后分別分析了FIFO與CPLD、AD接口的設計方法。由16位模數轉換芯片AD976完成模擬量至位數字量的轉換,由ATERA公司的可編程邏輯器件EPM7256A完成對數
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一種基于DDR高速圖像緩存的實(shí)現

  • 隨著(zhù)半導體傳感器技術(shù)的發(fā)展,在實(shí)際應用中越來(lái)越多地用到了高幀頻、大面陣的CCD相機以獲取高質(zhì)量、高分辨率的圖像數據。以分辨率為1K×1K、幀頻為200f/s、8bit灰度級的相機為例,其圖像數據流速率就將高達200MB/s,
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LCD控制器的設計和實(shí)現

  • 1. 引言
    隨著(zhù)液晶技術(shù)的日益成熟,液晶顯示器在顯示技術(shù)中得到了越來(lái)越廣泛的應用.當前LCD顯示技術(shù)已經(jīng)成為新一代平板技術(shù)顯示技術(shù)的主流.LCD顯示屏幕主要包括液晶屏幕,驅動(dòng)電路以及控制驅動(dòng)電路的系統。我們設計的L
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基于FIFO的DDC與DSP高速數據傳輸實(shí)現

  • 軟件無(wú)線(xiàn)電數字中頻接收機通常采用可編程數字下變頻器DDC和DSP的實(shí)現方案。中頻模擬信號通過(guò)A/D數字化,送入DDC混頻、抽取濾波處理,DSP接收到的是DDC輸出的低速零中頻信號,其后的解調、譯碼、信號識別等算法都可以
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PCI 9054性能分析及外部FIFO的擴充

  • PCI總線(xiàn)是Intel公司推出的一種高性能局部總線(xiàn),其數據總線(xiàn)為32位,且可擴展為64位,最大數據傳輸速率為132~264MB/s,是目前使用非常普遍的一種總線(xiàn)。因PCI 協(xié)議比較復雜,較難掌握,故PCI總線(xiàn)擴展卡的開(kāi)發(fā)較ISA總線(xiàn)等其它
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基于S12單片機的循跡小車(chē)視覺(jué)系統設計與優(yōu)化

  • 全國大學(xué)生智能汽車(chē)競賽已經(jīng)在國內順利舉行兩年。隨著(zhù)智能車(chē)速度的提高,越來(lái)越多的參賽隊開(kāi)始采用攝像頭作為道路辨識的主要傳感器,而如何使用單片機進(jìn)行數字圖像信號采集,并識別賽道路徑是該系統的設計重點(diǎn)。目前
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基于DSP的高速數據采集與處理系統

  • 基于DSP的高速數據采集與處理系統,在電子測量中,常常需要對高速信號進(jìn)行采集與處理。例如,在光傳感技術(shù)中,對光脈沖散射信號的測量;在雷達工程中,對電磁脈沖信號的測量等,就需要對高速信號進(jìn)行采集與處理,而且對此類(lèi)高速信號的測量,往往對數據采集與處
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基于FPGA的IPV6數字包的拆裝實(shí)現

  • 筆者在參加國家“863”重大專(zhuān)題項目“高速密碼芯片及驗證平臺系統”的過(guò)程中,遇到了將IPV6數據包的包頭...
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基于FPGA的多路數字量采集模塊設計

  •   1 引言   測控系統常常需要處理所采集到的各種數字量信號。通常測控系統采用通用MCU完成系統任務(wù)。但當系統中采集信號量較多時(shí),僅依靠MCU則難以完成系統任務(wù)。針對這一問(wèn)題,提出一種基于FPGA技術(shù)的多路數字量采集模塊。利用FPGA的I/O端口數多且可編程設置的特點(diǎn),配以VHDL編寫(xiě)的FPGA內部邏輯,實(shí)現采集多路數字量信號。   2 模塊設計方案   2.1 功能要求   該數字量采集模塊主要功能是采集輸入的36路數字及脈沖信號,并將編幀后的信號數據上傳給上位機,上位機經(jīng)解包處理后顯示信號相
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基于短時(shí)能量和短時(shí)過(guò)零率的VAD算法及其FPGA實(shí)現

  •   語(yǔ)音激活檢測VAD(Voice Activity Detection)是一種通過(guò)特定的判決準則判斷語(yǔ)音中出現的停頓和靜默間隔,檢測出有效語(yǔ)音部分的技術(shù)。運用這種技術(shù)可以在確保語(yǔ)音質(zhì)量的前提下,對不同類(lèi)別的語(yǔ)音段采用不同的比特數進(jìn)行編碼,從而降低語(yǔ)音的編碼速率。由于在雙工移動(dòng)通信系統中,一方只有35%的時(shí)間處于激活狀態(tài)[1],如何降低靜音期的編碼速率對于減少傳輸帶寬、功率以及容量具有積極的作用,因此VAD技術(shù)在語(yǔ)音通信領(lǐng)域具有重要的使用價(jià)值。隨著(zhù)適合于變比特率語(yǔ)音編碼的CDMA和PRMA等多址技術(shù)的出現
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高速數據采集系統中的存儲與傳輸控制邏輯設計

  •   隨著(zhù)信息科學(xué)的飛速發(fā)展,數據采集和存儲技術(shù)廣泛應用于雷達、通信、遙測遙感等領(lǐng)域。在高速數據采集系統中,由ADC轉換后的數據需要存儲在存儲器 中,再進(jìn)行相應的處理,保證快速準確的數據傳輸處理是實(shí)現高速數據采集的一個(gè)關(guān)鍵。由于高速ADC的轉換率很高,而大容量RAM相對ADC輸出速度較慢, 保持高速數據存儲過(guò)程的可靠性、實(shí)時(shí)性是一個(gè)比較棘手的問(wèn)題。對于數據采集系統中的大容量高速度數據存儲、傳輸,本文提出一種基于FPGA的多片RAM實(shí) 現高速數據的存儲和傳輸的方案,并應用于1GS/s數據采集系統中,實(shí)現了以低
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基于Verilog HDL的異步FIFO設計與實(shí)現

  •   在現代IC設計中,特別是在模塊與外圍芯片的通信設計中,多時(shí)鐘域的情況不可避免。當數據從一個(gè)時(shí)鐘域傳遞到另一個(gè)域,并且目標時(shí)鐘域與源時(shí)鐘域不相關(guān)時(shí),這些域中的動(dòng)作是不相關(guān)的,從而消除了同步操作的可能性,并使系統重復地進(jìn)入亞穩定狀態(tài)[1]。在有大量的數據需要進(jìn)行跨時(shí)鐘域傳輸且對數據傳輸速度要求比較高的場(chǎng)合,異步FIFO是一種簡(jiǎn)單、快捷的解決方案。   異步FIFO用一種時(shí)鐘寫(xiě)入數據,而用另外一種時(shí)鐘讀出數據。讀寫(xiě)指針的變化動(dòng)作由不同的時(shí)鐘產(chǎn)生。因此,對FIFO空或滿(mǎn)的判斷是跨時(shí)鐘域的。如何根據異步的指針
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fifo介紹

采用FIFO方式時(shí),信息被以所收到的次序進(jìn)行傳輸。 表示信息存儲的一種數據結構,含義是先進(jìn)入的對象先取出。隊列(Queue )就是基于這種性質(zhì)實(shí)現的。 FIFO( First In First Out)簡(jiǎn)單說(shuō)就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展,新一代FIFO芯片容量越來(lái)越大,體積越來(lái)越小,價(jià)格越來(lái)越便宜。作為一種新型大規模集成電路,FIFO芯片以其靈活、方便、高效的特性,逐漸在高速數據采 [ 查看詳細 ]
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