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fifo 文章 進(jìn)入fifo技術(shù)社區
LM3S9B96的μDMA高速網(wǎng)絡(luò )驅動(dòng)程序設計
- 針對Cortex―M3核的微控制器LM3S9B96，提出了一種基于μDMA的高速網(wǎng)絡(luò )驅動(dòng)程序的設計方案。在簡(jiǎn)要介紹LM3S9B96的以太網(wǎng)控制器、網(wǎng)絡(luò )驅動(dòng)程序的作用后，對該網(wǎng)絡(luò )驅動(dòng)程序設計的各個(gè)部分進(jìn)行了詳細描述，包括網(wǎng)絡(luò )驅動(dòng)初始化程序、數據包發(fā)送程序、數據包接收程序和中斷處理程序等。
- 關(guān)鍵字： μDMA 網(wǎng)絡(luò )驅動(dòng)程序 FIFO LM3S9B96
基于USB3．0協(xié)議的PC與FPGA通信系統的設計
- 摘要 針對USB2.0在高速數據采集系統中帶寬局限問(wèn)題，設計了一款基于USB3.0總線(xiàn)的高速數據采集接口系統。通過(guò)對USB3.0的接口硬件系統、設備固件以及SLAVE FIFO與FPGA接口讀寫(xiě)操作的設計，并經(jīng)過(guò)實(shí)驗測試，USB3.0硬
- 關(guān)鍵字： FPGA USB3．0固件 SLAVE FIFO 數據通信
Xilinx MIG IP核的研究及大容量數據緩沖區的實(shí)現
- 為了使DDR3 SDRAM更方便、多樣地用于工程開(kāi)發(fā)中，本文對XILINX公司DDR3 SDRAM提供的MIG核進(jìn)行了分析研究，并在此基礎上實(shí)現了大容量數據緩沖區的邏輯設計。通過(guò)對系統中各模塊的作用及相互間關(guān)系的研究，發(fā)現該控制器256位接口對工程開(kāi)發(fā)十分不便，通過(guò)創(chuàng )建FIFO控制系統和讀寫(xiě)接口FIFO的方式，將接口轉換為64位。該方案對控制核重新構建并上板測試，均符合高速數據傳輸緩存的要求，使DDR3成為一個(gè)大容量且可控的高速FIFO。
- 關(guān)鍵字： MIG核 FIFO DDR3 SDRAM 201608
實(shí)現基于USB3.0技術(shù)的高清攝像頭系統設計
- 高清圖像質(zhì)量已經(jīng)快速成為現代家庭中多媒體產(chǎn)品的標準配置。在該領(lǐng)域之外的許多應用中，更高的分辨率、更好的對比度、更大的色深和更快的幀率也都越來(lái)越受歡迎，這些應用包括安保、醫療成像和工廠(chǎng)生產(chǎn)線(xiàn)檢測系統等等。當然，盡管增強型成像技術(shù)在不久的將來(lái)更加流行似乎是板上釘釘的事情，但這將取決于支持更高數據傳輸能力的先進(jìn)半導體技術(shù)的發(fā)展。本文將以實(shí)例闡述半導體技術(shù)所取得的進(jìn)展。 雖然USB連接標準開(kāi)始并沒(méi)有引起太多關(guān)注，但從上世紀90年代中期第一次脫穎而出已經(jīng)改變了很多，它現在已經(jīng)遠遠不只是為低數據速率的鼠標和
- 關(guān)鍵字： USB FIFO 緩沖器 FPGA 顯示器
Vivado HLS推動(dòng)協(xié)議處理系統蓬勃發(fā)展(上)
- 1 提高抽象層次 Vivado HLS能提高系統設計的抽象層次，為設計人員帶來(lái)切實(shí)的幫助。Vivado HLS通過(guò)下面兩種方法提高抽象層次： ● 使用C/C++作為編程語(yǔ)言，充分利用該語(yǔ)言中提供的高級結構; ● 提供更多數據原語(yǔ)，便于設計人員使用基礎硬件構建塊(位向量、隊列等)。 與使用RTL相比，這兩大特性有助于設計人員使用Vivado HLS更輕松地解決常見(jiàn)的協(xié)議系統設計難題。最終簡(jiǎn)化系統匯編，簡(jiǎn)化FIFO和存儲器訪(fǎng)問(wèn)，實(shí)現控制流程的抽象。HLS的另一大優(yōu)勢是便于架構研究和
- 關(guān)鍵字： Vivado FIFO 存儲器 RAM C/C++
Vivado HLS推動(dòng)協(xié)議處理系統蓬勃發(fā)展(下)
- 接上篇 4 設置簡(jiǎn)單系統 協(xié)議處理一般情況下屬于狀態(tài)事務(wù)。必須先順序讀取在多個(gè)時(shí)鐘周期內進(jìn)入總線(xiàn)的數據包字，然后根據數據包的某些字段決定進(jìn)一步操作。通常應對這種處理的方法是使用狀態(tài)機，對數據包進(jìn)行迭代運算，完成必要的處理。例3是一種簡(jiǎn)單的狀態(tài)機，用于根據上一級的輸入丟棄或轉發(fā)數據包。該函數接收三個(gè)參數：一個(gè)是通過(guò)“inData”流接收到的輸入分組數據;一個(gè)是通過(guò)“validBuffer”流顯示數據包是否有效的1位旗標;第三個(gè)是稱(chēng)為&ldquo
- 關(guān)鍵字： Vivado FIFO 存儲器 RAM C/C++
多路SDI信號單波長(cháng)無(wú)損光傳輸
- 摘要：針對目前市場(chǎng)上越來(lái)越多針對SDI信號的應用需求，提出了多路SDI電信號單波長(cháng)光纖傳輸的實(shí)現方案，就方案中出現的由于FIFO“寫(xiě)滿(mǎn)”或“讀空”引起的SDI信號傳輸誤碼，提出了一種基于FPGA內部PLL的可控時(shí)鐘，利用該時(shí)鐘作為FIFO的讀時(shí)鐘，實(shí)現SDI信號無(wú)損傳輸。 引言 串行數字接口(Serial Digital Interface，簡(jiǎn)寫(xiě)為SDI)是針對演播室環(huán)境提出的用單根電纜來(lái)傳輸數字視音頻信號的方式。在SMTPE-259M標準中
- 關(guān)鍵字： SDI FPGA 光纖 FIFO PLL 數據還原 201503
零基礎學(xué)FPGA（十一）一步一腳印之基于FIFO的串口發(fā)送機設計全流程及常見(jiàn)錯誤詳解
- 記得在上幾篇博客中，有幾名網(wǎng)友提出要加進(jìn)去錯誤分析這一部分，那我們就從今天這篇文章開(kāi)始加進(jìn)去我在消化這段代碼的過(guò)程中遇到的迷惑，與大家分享。 今天要寫(xiě)的是一段基于FIFO的串口發(fā)送機設計，之前也寫(xiě)過(guò)串口發(fā)送的電路，這次寫(xiě)的與上次的有幾分類(lèi)似。這段代碼也是我看過(guò)別人寫(xiě)過(guò)的之后，消化一下再根據自己的理解寫(xiě)出來(lái)的，下面是我寫(xiě)這段代碼的全部流程和思路，希望對剛開(kāi)始接觸的朋友來(lái)說(shuō)有一點(diǎn)點(diǎn)的幫助，也希望有經(jīng)驗的朋友給予寶貴的建議。 首先來(lái)解釋一下FIFO的含義，FIFO就是First Input Fi
- 關(guān)鍵字： FPGA FIFO
跨越鴻溝：同步世界中的異步信號
- 只有最初級的邏輯電路才使用單一的時(shí)鐘。大多數與數據傳輸相關(guān)的應用都有與生俱來(lái)的挑戰，即跨越多個(gè)時(shí)鐘域的數據移動(dòng)，例如磁盤(pán)控制器、CDROM/DVD 控制器、調制解調器、網(wǎng)卡以及網(wǎng)絡(luò )處理器等。當信號從一個(gè)時(shí)鐘域傳送到另一個(gè)時(shí)鐘域時(shí)，出現在新時(shí)鐘域的信號是異步信號。 在現代 IC、ASIC 以及 FPGA 設計中，許多軟件程序可以幫助工程師建立幾百萬(wàn)門(mén)的電路，但這些程序都無(wú)法解決信號同步問(wèn)題。設計者需要了解可靠的設計技巧，以減少電路在跨時(shí)鐘域通信時(shí)的故障風(fēng)險。 基礎 從事多時(shí)鐘設計的第一
- 關(guān)鍵字： FPGA 異步信號 FIFO
Microblaze在RFID閱讀器的軟硬件設計中的應用
- 引 言 RFID 技術(shù)是從 20 世紀 80 年代走向成熟的一項自動(dòng)識別技術(shù)，近年來(lái)發(fā)展十分迅速。 目前，在全世界，基于 RFID 技術(shù)的電子標簽，使用已經(jīng) 非常廣泛了，這主要取決于它的特性，RFID 標簽可以使用在幾乎所有的物理對象上。RFID 技術(shù)在 工業(yè)自動(dòng)化，物體跟蹤，交通運輸控制管理，防偽校園卡，電子錢(qián)包，行李標簽，收費系統，醫用裝 置，電子物品的監控和軍事用途等方面已經(jīng)得到了廣泛的應用。例如第二代居民身份證，使用基于 ISO/IEC4443-B 標準的 13.56 MHz 電子標簽，
- 關(guān)鍵字： Microblaze RFID閱讀器 FPGA FIFO
一種節能型可升級異步FIFO的FPGA實(shí)現
- 現代數字系統中，異步FIFO是一種被廣泛應用于跨時(shí)鐘域進(jìn)行數據傳輸的有效方式。異步FIFO主要應用于兩種不同時(shí)鐘域的數據傳輸，這意味著(zhù)數據的寫(xiě)入在一個(gè)時(shí)鐘域，而數據的讀出卻在另一個(gè)時(shí)鐘域，兩個(gè)時(shí)鐘完全異步[1]?，F代通信系統中，特別是在移動(dòng)通信系統中，人們對于節能型的產(chǎn)品提出了更高的要求。隨著(zhù)技術(shù)的發(fā)展，FPGA的技術(shù)、性能、穩定性等指標已經(jīng)得到很大提高，同時(shí)FPGA廠(chǎng)商為不同的應用開(kāi)發(fā)提供了各種IP核，大大減少了產(chǎn)品的開(kāi)發(fā)周期，在各大FPGA廠(chǎng)商中，Xilinx的IP核應用比較廣泛。但其IP核卻沒(méi)有
- 關(guān)鍵字： FIFO FPGA
FPGA研發(fā)之道(12)-設計不是湊波形(二)FIFO(下)
- FIFO在FPGA設計中除了上篇所介紹的功能之外， 還有以下作為以下功能使用： (1) 內存申請 在軟件設計中，使用malloc()和free()等函數可以用于內存的申請和釋放。特別是在有操作系統的環(huán)境下，可以保證系統的內存空間被動(dòng)態(tài)的分配和使用，非常的方便。如果在FPGA內部實(shí)現此動(dòng)態(tài)的內存分配和申請，相對來(lái)說(shuō)較為復雜，例如某些需要外部數據存儲且需動(dòng)態(tài)改變的應用需求下，需要對FPGA外部DDR(或SRAM等)的存儲空間，進(jìn)行動(dòng)態(tài)的分配和釋放。通過(guò)使用FIFO作為內存分配器，雖然比不上軟件
- 關(guān)鍵字： FPGA FIFO SRAM
FPGA研發(fā)之道(11)-設計不是湊波形(一)FIFO(上)
- FIFO是FPGA內部一種常用的資源，可以通過(guò)FPGA廠(chǎng)家的的IP生成工具生成相應的FIFO。FIFO可分為同步FIFO和異步FIFO，其區別主要是，讀寫(xiě)的時(shí)鐘是否為同一時(shí)鐘，如使用一個(gè)時(shí)鐘則為同步FIFO，讀寫(xiě)時(shí)鐘分開(kāi)則為異步FIFO。一般來(lái)說(shuō)，較大的FIFO可以選擇使用內部BLOCK RAM資源，而小的FIFO可以使用寄存器資源例化使用。 一般來(lái)說(shuō)，FIFO的主要信號包括： 實(shí)際使用中，可編程滿(mǎn)的信號(XILINX 的FIFO)較為常用，ALTERA的FIFO中，可以通過(guò)寫(xiě)深度(即寫(xiě)入
- 關(guān)鍵字： FPGA FIFO RAM
fifo介紹
采用FIFO方式時(shí)，信息被以所收到的次序進(jìn)行傳輸。
表示信息存儲的一種數據結構，含義是先進(jìn)入的對象先取出。隊列（Queue ）就是基于這種性質(zhì)實(shí)現的。
FIFO( First In First Out)簡(jiǎn)單說(shuō)就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來(lái)越大，體積越來(lái)越小，價(jià)格越來(lái)越便宜。作為一種新型大規模集成電路，FIFO芯片以其靈活、方便、高效的特性，逐漸在高速數據采 [ 查看詳細 ]
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