FPGA異步FIFO設計中的問(wèn)題與解決辦法

隨著(zhù)數字電子系統設計規模的擴大，一些實(shí)際應用系統中往往含有多個(gè)時(shí)鐘，數據不可避免地要在不同的時(shí)鐘域之間傳遞。如何在異步時(shí)鐘之間傳輸數據，是數據傳輸中一個(gè)至關(guān)重要的問(wèn)題，而采用FIFO正是解決這一問(wèn)題的有效方法。異步FIFO是一種在電子系統中得到廣泛應用的器件，多數情況下它都是以一個(gè)獨立芯片的方式在系統中應用。本文介紹一種充分利用FPGA內部的RAM資源，在FPGA內部實(shí)現異步FIFO模塊的設計方法。這種異步FIFO比外部FIFO 芯片更能提高系統的穩定性。

1 FIFO的基本結構和工作原理
FIFO(First In First Out)是一種采用環(huán)形存儲結構的先進(jìn)先出存儲器。其使用一個(gè)雙端口存儲器存放數據，數據發(fā)送方在一端寫(xiě)入數據，接收方在另一端讀出數據，能夠協(xié)調好兩個(gè)時(shí)鐘域的工作，滿(mǎn)足高時(shí)鐘頻率的要求。FIFO在FPGA設計中主要用來(lái)緩沖數據和隔離時(shí)鐘或相位差異。訪(fǎng)問(wèn)FIFO時(shí)不需要地址線(xiàn)，只需要數據線(xiàn)和讀寫(xiě)控制信號線(xiàn)，且數據地址由內部讀寫(xiě)指針自動(dòng)加1完成，因此利用FIFO實(shí)現數據的緩存具有接口簡(jiǎn)單、讀寫(xiě)方便的優(yōu)點(diǎn)。
根據FIFO的工作時(shí)鐘，可將FIFO分為同步FIFO和異步FIFO。同步FIFO是指讀時(shí)鐘和寫(xiě)時(shí)鐘為同一個(gè)時(shí)鐘，在時(shí)鐘沿來(lái)臨時(shí)同時(shí)進(jìn)行讀寫(xiě)操作；異步FIFO是指讀寫(xiě)時(shí)鐘不是同一個(gè)時(shí)鐘，而是相互獨立的。實(shí)際上，工作在同一時(shí)鐘的FIFO很少用到，多數都是讀寫(xiě)時(shí)鐘獨立的異步FIFO。本文設計的異步FIFO位寬為8，深度(即FIFO可以存儲8位數據的個(gè)數)為1 024。異步FIFO的結構如圖1所示。

雙端口RAM存儲器具有獨立的讀寫(xiě)端口。如果用一個(gè)單端口RAM存儲器實(shí)現異步FIFO，還應該包含一個(gè)仲裁器來(lái)保證同一時(shí)刻只能有一種操作(讀或寫(xiě)操作)。本文選擇的雙端口RAM并不一定是真正的雙端口，只要有獨立的讀寫(xiě)端口即可。讀寫(xiě)控制邏輯由加法計數器構成，實(shí)現讀寫(xiě)地址的自動(dòng)加1功能?？眨瘽M(mǎn)標志位的產(chǎn)生邏輯給系統提供空(empty)和滿(mǎn)(full)信號。

2 異步FIFO設計中的問(wèn)題與解決辦法
2．1 亞穩態(tài)問(wèn)題
在含有觸發(fā)器的電路中往往會(huì )出現亞穩態(tài)問(wèn)題。亞穩態(tài)會(huì )使異步FIFO的讀寫(xiě)地址發(fā)生錯誤，產(chǎn)生誤讀或者誤寫(xiě)。為此異步FIFO設計中亞穩態(tài)問(wèn)題也是一個(gè)比較重要的問(wèn)題。亞穩態(tài)不可能完全消除，只能使其出現的概率降到最低。主要有2種方法來(lái)降低亞穩態(tài)出現的概率：
①采用觸發(fā)器冗余方式。即采用多個(gè)觸發(fā)器級聯(lián)的方式，使本來(lái)出現概率為P的亞穩態(tài)，其出現概率降低到P2，但這種方式會(huì )導致延時(shí)增加。
②使用格雷碼。格雷碼的相臨碼元之間只有一位發(fā)生變化，這就大大地降低了亞穩態(tài)出現的概率。本文采用格雷碼方式。