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一種基于FPGA的復數浮點(diǎn)協(xié)方差矩陣實(shí)現
- O引言協(xié)方差矩陣的計算是信號處理領(lǐng)域的典型運算，是實(shí)現多級嵌套維納濾波器、空間譜估計、相干源...
- 關(guān)鍵字： FPGA 協(xié)方差矩陣 復數浮點(diǎn) FIFO 信號處理
用FIFO實(shí)現超聲測厚系統A／D與ARM接口設計
- 在基于A(yíng)RM的超聲波測厚系統中，ARM處理器的數據接收能力往往與A／D芯片的工作速率不匹配，為避免有效數據丟失，提高系統工作效率，用FIFO作為高速A／D與ARM處理器之間的中轉接口會(huì )得到很好的效果。這里以FIFO存儲器CY7C4261作為中轉器件實(shí)現了A／D芯片AD9283與ARM處理器S3C2410的接口設計，并敘述了數據從A／D芯片到ARM的整個(gè)數據采集過(guò)程。該接口電路用FIFO實(shí)現了超聲測厚系統中A／D與ARM之間的無(wú)縫連接，提高了系統測厚精度。它的電路簡(jiǎn)單，調試方便，具有較高的應用價(jià)值。
- 關(guān)鍵字： FIFO ARM 系統 接口設計
異步FIFO和PLL在高速雷達數據采集系統中的應用
- 異步FIFO和PLL在高速雷達數據采集系統中的應用,將異步FIFO和鎖相環(huán)應用到高速雷達數據采集系統中用來(lái)緩存A／D轉換的高速采樣數據，解決嵌入式實(shí)時(shí)數據采集系統中，高速采集數據量大，而處理器處理速度有限的矛盾，提高系統的可靠性。根據FPGA內部資源的特點(diǎn)，將FIFO和鎖相環(huán)設計在一塊芯片上。因為未使用外掛FIFO和PLL器件，使得板卡設計結構簡(jiǎn)單，并減少硬件板卡的干擾。由于鎖相環(huán)的使用，使得整個(gè)采集系統時(shí)鐘管理方便。異步FIFO構成的高速緩存具有一定通用性，方便系統進(jìn)行升級維護。
- 關(guān)鍵字： 數據采集 系統 應用 雷達 高速 FIFO PLL 異步
fifo介紹
采用FIFO方式時(shí)，信息被以所收到的次序進(jìn)行傳輸。
表示信息存儲的一種數據結構，含義是先進(jìn)入的對象先取出。隊列（Queue ）就是基于這種性質(zhì)實(shí)現的。
FIFO( First In First Out)簡(jiǎn)單說(shuō)就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來(lái)越大，體積越來(lái)越小，價(jià)格越來(lái)越便宜。作為一種新型大規模集成電路，FIFO芯片以其靈活、方便、高效的特性，逐漸在高速數據采 [ 查看詳細 ]
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