基于FPGA的FIFO設計和應用

1 器件選擇
這里在視頻信號處理系統中，將利用FPGA作為橋梁，實(shí)現對SDRAM的控制，以達到大量高速存取數據的功能。之所以選取SDRAM，主要是因為在各種隨機存取器件中，SDRAM的容量較大，價(jià)格較低，且數據突發(fā)傳輸模式大大提高了存取速度，能夠滿(mǎn)足應用的要求。
FIFO的速度受到兩個(gè)因素的限制：
(1)SDRAM的最高工作頻率。SDRAM的工作頻率越高，數據的傳輸速率就越高；
(2)SDRAM的突發(fā)長(cháng)度。SDRAM的突發(fā)長(cháng)度越長(cháng)，對數據流的吞吐量就越大，可以從某種程度上提高數據的傳輸速率。
FIFO的大小由所選SDRAM芯片的容量來(lái)決定。該設計以采用MICRON公司的MT48LC4M3282(4 BANK×4M×32 b)為例，存儲容量為128 Mb，數據帶寬為32位，內部由4個(gè)BANK組成，每個(gè)BANK有4 096行和256列。
MT48LC4M3282的控制信號有CLK(時(shí)鐘信號)、CKE(時(shí)鐘使能)、CS(片選信號)、WE(寫(xiě)使能)、CAS(列有效)、RAS(行有效)、DQM0～DQM3(輸入輸出使能)?？刂菩盘柦M成的常用控制命令如表1所示。

2 FIFO系統設計
FIFO系統由FGPA和SDRAM兩部分組成。其中，FGPA內部包含FIFO監控器、緩沖器、SDRAM控制器三個(gè)模塊。FIFO監控器的作用是將FIFO的狀態(tài)轉變成狀態(tài)機的讀、寫(xiě)信號。若操作為向SDRAM寫(xiě)數據，則在FIFO已滿(mǎn)時(shí)，FIFO監控器送出一個(gè)信號，以阻止寫(xiě)操作繼續向FIFO中寫(xiě)數據而造成溢出；若操作為向SDRAM讀數據，則在緩沖器已空時(shí)，FIFO監控器送出一個(gè)信號，以阻止讀操作繼續從FIFO中讀數據而造成無(wú)效數據的讀出。FIFO的模塊結構如圖1所示。

在該設計中，攝像頭采用640×480的屏幕分辨率，圖像深度為8，每秒為25幀，圖像數據量的大小為圖像中像素總數與圖像深度的乘積，由此可以得出每幀圖像的大小為2．457 Mb，每秒鐘視頻產(chǎn)生數據的大小為61．44 Mb。因為系統向SDRAM控制器寫(xiě)入和讀出數據的速度比較低，約為62 MHz，FPGA的外接晶振CLK為27 MHz，FPGA和SDRAM的工作時(shí)鐘由鎖相環(huán)4倍頻后生成，即為108 MHz，所以SDRAM控制器向SDRAM寫(xiě)入和讀出數據的速率為108 MHz，因此二者屬于不同的時(shí)鐘域，需要用緩沖器作為輸入和輸出的緩存。
SDRAM控制器的模塊結構如圖2所示，其中SDRAM控制器內部包括：初始化模塊、模式寄存器、控制模塊和狀態(tài)機。SDRAM的接口設計是極其關(guān)鍵的，可根據SDRAM內部操作狀態(tài)之間的聯(lián)系，通過(guò)狀態(tài)機來(lái)實(shí)現接口設計。初始化模塊負責SDRAM的初始化，在上電和時(shí)鐘穩定后等待100 ms，至少執行一條空操作，然后對所有頁(yè)執行預充電操作，使所有頁(yè)處于空閑狀態(tài)，接著(zhù)向各頁(yè)發(fā)出兩條刷新操作指令，最后發(fā)出一個(gè)模式寄存器裝載命令，使SDRAM有確定的狀態(tài)進(jìn)行讀寫(xiě)操作。模式寄存器可根據要求對SDRAM的突發(fā)長(cháng)度、突發(fā)類(lèi)型、CAS延時(shí)的時(shí)鐘數、運行模式和寫(xiě)突發(fā)模式進(jìn)行設置，確定SDRAM在讀寫(xiě)操作時(shí)的工作狀態(tài)。模式寄存器M0～M2用于規定突發(fā)長(cháng)度，可以為1，2，4，8。M3用于規定突發(fā)類(lèi)型，當M3=0時(shí)，突發(fā)類(lèi)型是連續的；當M3=1時(shí)，突發(fā)類(lèi)型是交錯的。M4～M6用于規定CAS延遲的時(shí)鐘周期數，可以分為1，2，3。M7，M8用于規定運行模式。M9用于規定寫(xiě)突發(fā)模式，當M9=0時(shí)，按實(shí)際編程的突發(fā)長(cháng)度存??；當M9=1時(shí)，按單個(gè)存取單元寫(xiě)入，但可按實(shí)際編程的突發(fā)長(cháng)度讀出。