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智原發(fā)表PowerSlash(TM)硅智財于聯(lián)電55奈米超低功耗製程支援物聯(lián)網(wǎng)應用開(kāi)發(fā)
- 聯(lián)華電子今(12日)與ASIC設計服務(wù)暨IP研發(fā)銷(xiāo)售廠(chǎng)商智原科技(Faraday Technology Corporation，TWSE：3035)共同發(fā)表智原科技于聯(lián)電55奈米超低功耗製程(55ULP)的PowerSlash™基礎IP方案。智原PowerSlash™與聯(lián)電製程技術(shù)相互結合設計，為超低功耗的無(wú)線(xiàn)應用需求技術(shù)進(jìn)行優(yōu)化，滿(mǎn)足無(wú)線(xiàn)物聯(lián)網(wǎng)產(chǎn)品的電池長(cháng)期壽命需求。 智原科技行銷(xiāo)暨投資副總于德旬表示：「物聯(lián)網(wǎng)應用建構過(guò)程中，效能往往受制于低功耗技術(shù)。而今透過(guò)聯(lián)電55奈
- 關(guān)鍵字： 聯(lián)華電子 ASIC
智原榮獲ISO9001 Plus品質(zhì)知識典范獎，高經(jīng)營(yíng)品質(zhì)打造設計服務(wù)
- ASIC 設計服務(wù)暨 IP 研發(fā)銷(xiāo)售領(lǐng)導廠(chǎng)商-智原科技(Faraday Technology, TAIEX: 3035)于日前獲頒 ISO9001 Plus 典范獎項。ISO9001:2015是ISO 15年來(lái)最大改版，能成為首批獲得SGS專(zhuān)業(yè)驗證的廠(chǎng)商，是對智原在品質(zhì)承諾、經(jīng)營(yíng)與職能發(fā)展表現上的高度肯定和最具體驗證。 智原科技成立于1993年，累積20余年在 IP (矽智財)與 ASIC 設計服務(wù)的豐富經(jīng)驗，不但自主產(chǎn)出了3,000多支的 IP，更有2,000多個(gè)專(zhuān)案的成功量產(chǎn)經(jīng)驗，客戶(hù)遍及臺
- 關(guān)鍵字： ASIC 智原科技
智原和聯(lián)電發(fā)表28HPC(U) 12.5G SerDes PHY IP解決方案
- 聯(lián)華電子今(3日) 與 ASIC 設計服務(wù)暨 IP 研發(fā)銷(xiāo)售廠(chǎng)商智原科技共同發(fā)表智原科技于聯(lián)電28奈米 HPCU 工藝的可編程12.5Gbps SerDes PHY IP 方案。此次智原成功推出的 SerDes PHY，為聯(lián)電28奈米 High-K / Metal Gate 后閘極技術(shù)工藝平臺中一系列高速 I/O 解決方案的第一步。 藉由采用涵蓋1.25Gbps 到12.5Gbps 的可編程架構技術(shù)，此 SerDes PHY 能夠輕易支持10G/1G xPON 被動(dòng)光纖網(wǎng)絡(luò )通訊設備。結合不同的
- 關(guān)鍵字： 聯(lián)華電子 ASIC
數字電路(fpga/asic)設計入門(mén)之靜態(tài)時(shí)序分析
- 靜態(tài)時(shí)序分析簡(jiǎn)稱(chēng)STA(Static Timming Analysis)，它提供了一種針對大規模門(mén)級電路進(jìn)行時(shí)序驗證的有效方法。它指需要更具電路網(wǎng)表的拓撲，就可以檢查電路設計中所有路徑的時(shí)序特性，測試電路的覆蓋率理論上可以達到100%，從而保證時(shí)序驗證的完備性;同時(shí)由于不需要測試向量，所以STA驗證所需時(shí)間遠小于門(mén)級仿真時(shí)間。但是，靜態(tài)時(shí)序分析也有自己的弱點(diǎn)，它無(wú)法驗證電路功能的正確性，所以這一點(diǎn)必須由RTL級的功能仿真來(lái)保證，門(mén)級網(wǎng)表功能的正確性可以用門(mén)級仿真技術(shù)，也可以用后面講到的形式驗證技術(shù)。值
- 關(guān)鍵字： fpga asic 靜態(tài)時(shí)序
關(guān)于除法電路
- 除法，這個(gè)小學(xué)4年紀就開(kāi)始學(xué)習和使用的方法卻一直是我這個(gè)ASIC工程師心中的痛。我一直在思考如何能找到一個(gè)簡(jiǎn)單(硬件資源少)而快捷(時(shí)鐘排數少)的通用除法電路?！ ∑鋵?shí)簡(jiǎn)單的說(shuō)除法可以用迭代的減法來(lái)實(shí)現，但是對于硬件，這恐怕要花很多時(shí)間。我也一直沒(méi)有找到實(shí)現任意除法的好方法。但是對于某些除數固定的除法還是有一些辦法的?！ ?)最容易想到的就是ROM查找表，但是ROM畢竟不是我們的目標，雖然ROM有時(shí)是不錯的方法?！ ?)我開(kāi)始仔細考慮這個(gè)問(wèn)題是在做264解碼時(shí)必須要處理QP的問(wèn)題。這是一個(gè)除以6的計算
- 關(guān)鍵字： 除法電路 ASIC
Mentor Graphics Veloce VirtuaLAB增加針對領(lǐng)先網(wǎng)絡(luò )設計的下一代協(xié)議
- 2015年10月19日，Mentor Graphics公司今天宣布，推出支持25G、50G和100G以太網(wǎng)的Veloce® VirtuaLAB Ethernet環(huán)境。這種支持有助于實(shí)現今天正在創(chuàng )建的基于大規模以太網(wǎng)設計的高效的、基于仿真的驗證。 連接需求的激增對交換機和路由器設計的尺寸有著(zhù)深遠的影響，使之成為了今天開(kāi)發(fā)的最大的IC設計。設計的絕對尺寸、早期發(fā)布的壓力，以及需要驗證所有路徑，都推動(dòng)著(zhù)將驗證從模擬轉向基于仿真流程方法的轉變。 Juniper Networks硅和系統工程
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FPGA實(shí)戰演練邏輯篇：FPGA與ASIC
- 拋開(kāi)FPGA不提，大家一定都很熟悉ASIC。所謂ASIC，即專(zhuān)用集成電路(Application Specific Integrated Circuit)的簡(jiǎn)稱(chēng)，電子產(chǎn)品中，它無(wú)所不在，還真是比FPGA普及得多得多。但是ASIC的功能相對固定，它是為了專(zhuān)一功能而生，希望對它進(jìn)行任何的功能和性能的改善往往是無(wú)濟于事的。打個(gè)淺顯的比喻，如圖1.2所示，如果說(shuō)ASIC是布滿(mǎn)鉛字的印刷品，那么FPGA就是可以自由發(fā)揮的白紙一張。(特權同學(xué)版權所有) ? 圖1.2 ASIC和FPG
- 關(guān)鍵字： FPGA ASIC
燦芯半導體協(xié)同CEVA及中芯國際共同開(kāi)發(fā)物聯(lián)網(wǎng)ASIC平臺
- 國際領(lǐng)先的ASIC設計服務(wù)公司——燦芯半導體(上海)有限公司(以下簡(jiǎn)稱(chēng)“燦芯半導體”)日前對外宣布，將與戰略合作伙伴們，包括中芯國際集成電路制造有限公司(以下簡(jiǎn)稱(chēng)“中芯國際”)，共同開(kāi)發(fā)全系列的IoT芯片平臺，提供可配置的芯片方案，目標是為滿(mǎn)足中國在云架構基礎上的對無(wú)線(xiàn)智能設備的龐大需求。 基于與中芯國際的緊密戰略合作關(guān)系，燦芯半導體的IoT ASIC平臺， 建立在中芯國際55nm低漏電(LL)、超低功耗(ULP)兩個(gè)具有嵌
- 關(guān)鍵字： ASIC IoT
可穿戴醫療半導體應用方案
- 中國人口老齡化進(jìn)程正持續加快中：據聯(lián)合國2010年的世界人口展望，2010年中國60歲以上人口所占百分比為12.3%，預計到2030年將增至24.4%，到2050年甚至將達33.9%。同時(shí)，隨著(zhù)人們生活水準的提高，預期壽命越來(lái)越長(cháng)，將會(huì )更加注重醫療及保健，門(mén)診/家中保健將越來(lái)越普遍。而且，人口老齡化或許將催生更高的心臟病、糖尿病、氣喘的發(fā)病率，再加上中國政府計畫(huà)實(shí)現全民醫保等等，中國的醫療設備行業(yè)將會(huì )持續發(fā)展。 目前中國醫療設備市場(chǎng)分散，且僅由少數大型醫療設備公司如邁瑞、金科威、歐姆龍等主導，市
- 關(guān)鍵字： ASIC 半導體
電子產(chǎn)品設計初期的EMC設計考慮
- 隨著(zhù)產(chǎn)品復雜性和密集度的提高以及設計周期的不斷縮短，在設計周期的后期解決電磁兼容性(EMC)問(wèn)題變得越來(lái)越不切合實(shí)際。在較高的頻率下，你通常用來(lái)計算EMC的經(jīng)驗法則不再適用，而且你還可能容易誤用這些經(jīng)驗法則。結果，70% ~ 90%的新設計都沒(méi)有通過(guò)第一次EMC測試，從而使后期重設計成本很高，如果制造商延誤產(chǎn)品發(fā)貨日期，損失的銷(xiāo)售費用就更大。為了以低得多的成本確定并解決問(wèn)題，設計師應該考慮在設計過(guò)程中及早采用協(xié)作式的、基于概念分析的EMC仿真。 較高的時(shí)鐘速率會(huì )加大滿(mǎn)足電磁兼容性需求的難度。在千
- 關(guān)鍵字： EMC ASIC
迎接可穿戴設備時(shí)代的設計挑戰
- 可穿戴電子設備對設計工程師提出了前所未有的挑戰—設計工程師需要在沒(méi)有專(zhuān)用芯片組或標準化架構的情況下創(chuàng )建智能、緊湊和多功能的產(chǎn)品。由于專(zhuān)用芯片組(標準化架構)的缺失，設計工程師需要在可穿戴產(chǎn)品中使用為移動(dòng)和手持應用設計的器件和互連技術(shù)。 如何在兩個(gè)不相關(guān)的器件之間實(shí)現數字與模擬“鴻溝”的橋接是一個(gè)不小的設計挑戰，而這對于有嚴格空間和功耗限制的可穿戴設備來(lái)說(shuō)更是難上加難。同時(shí)，發(fā)展迅速的市場(chǎng)要求設計工程師緊跟消費者不斷變化的需求，快速升級現有產(chǎn)品的功能并推出全新的
- 關(guān)鍵字： 可穿戴設備 ASIC
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