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asic ip核 文章 進(jìn)入asic ip核技術(shù)社區
獨立分量分析中NLPCA-RLS算法IP核的設計
- 為解決實(shí)時(shí)性盲信號分離的問(wèn)題,基于獨立分量分析的模型,設計出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對算法中用到的乘法器、查找表、狀態(tài)機等進(jìn)行建模,通過(guò)Quartus II綜合后在A(yíng)ltera FPGA器件中進(jìn)行硬件仿真。仿真實(shí)驗分別采用人工生成的周期信號和真實(shí)的語(yǔ)音信號進(jìn)行驗證。實(shí)驗結果表明,該IP核能很好的完成瞬時(shí)混合模型中盲信號的分離,具有很強的實(shí)用性。
- 關(guān)鍵字： DSPBuilder IP核 FPGA
基于Nios II 的多功能數碼相框的設計與實(shí)現
- 介紹了基于Nios II 的多功能數碼相框的實(shí)現。系統基于Nios II處理器，設計用戶(hù)自定義模塊，構建了靈活性高、可重配置的SoPC系統。設計自定義模塊控制LCM顯示；采用流水線(xiàn)方式設計JPEG解碼自定義模塊以提高解碼效率；根據SD協(xié)議設計SD卡控制器擴展SD卡。實(shí)現了FAT16文件系統，便于對SD卡進(jìn)行文件管理及多平臺上的數據交換，并使用?滋C/OS-II操作系統簡(jiǎn)化軟件設計復雜度、提高系統穩定性。最終實(shí)現可播放音頻并能顯示、縮放、旋轉圖像且帶有圖像切換特效的多功能數碼相框。
- 關(guān)鍵字： 雙線(xiàn)性插值縮放 數碼相框 IP核
碼長(cháng)可變、糾錯能力可調的RS碼編碼器設計
- 目前對RS 編碼器的設計主要局限于單一碼長(cháng)和固定糾錯能力的RS 碼編碼器設計。本文提出的這種碼長(cháng)可變、糾錯能力可調的RS 編碼器是把常用的RS (7, 3) 碼、RS (15, 11) 碼、RS (15, 9) 碼在一個(gè)編碼電路中實(shí)現, 把它做成IP 核, 這樣既可以大大地減少了芯片的面積而且給用戶(hù)提供了方便,又有很大的選擇空間。該編碼電路采用基于多項式乘法理論GF (2m ) 上的m 位快速有限域乘法的方法, 使電路的編碼速度有了很大的提高。本文設計的編碼器的最高工作頻率可達到100MHz, 完全滿(mǎn)足無(wú)
- 關(guān)鍵字： RS碼編碼器 IP核 糾錯能力
基于FPGA的DDS IP核設計及仿真
- 以Altera公司的QuartusⅡ7．2作為開(kāi)發(fā)工具，研究了基于FPGA的DDS IP核設計，并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測試結果。將設計的DDS IP核封裝成為SOPC Builder自定義的組件，結合32位嵌入式CPU軟核NiosII，構成可編程片上系統(SOPC)，利用極少的硬件資源實(shí)現了可重構信號源。該系統基本功能都在FPGA芯片內完成，利用SOPC技術(shù)，在一片FPGA芯片上實(shí)現了整個(gè)信號源的硬件開(kāi)發(fā)平臺，達到既簡(jiǎn)化電路設計、又提高系統穩定性和可靠性的目的。
- 關(guān)鍵字： 直接數字頻率合成 IP核 FPGA
基于NIOS Ⅱ軟核處理器的的UART通信的實(shí)現
- NIOS ⅡI軟核處理器具有可裁減,配置靈活等優(yōu)點(diǎn)。在實(shí)際使用中,可根據需求,構建最合適的處理器系統及外部接口而無(wú)需更改硬件電路或增加擴展芯片。它提供完備的數據通信協(xié)議,用戶(hù)只需要使用相關(guān)的IP核即可得到所需的接口。針對這些特點(diǎn),本文介紹了基于NIOS II軟核處理器的異步串行通信的實(shí)現方法,講述了如何采用SOPC Builder定制UART（異步串行收發(fā)器）IP核,重點(diǎn)討論了在NIOS II集成開(kāi)發(fā)環(huán)境下的幾種編程方法。
- 關(guān)鍵字： NiosII IP核 SoPCBuilder
基于Nios II的掃描信號發(fā)生器IP核設計
- 本文根據NiosII嵌入式系統的Avalon總線(xiàn)規范，提出了一種可控震源掃描信號發(fā)生器IP核設計的方法，并詳細介紹了IP核的硬件和軟件設計。該方法采用自定制組件的軟、硬件協(xié)同設計，實(shí)現了起止頻率和掃描時(shí)長(cháng)可調的線(xiàn)性升降頻正弦掃描信號與頻率可調的偽隨機掃描信號發(fā)生器的IP核設計。通過(guò)對該IP核進(jìn)行驗證，證明了其可行性和正確性。
- 關(guān)鍵字： Avalon總線(xiàn) IP核 NiosII
HDLC協(xié)議控制器的IP核方案及其實(shí)現
- 介紹了HDLC協(xié)議控制器的IP核方案及實(shí)現方法，分別對發(fā)送和接收模塊進(jìn)行了分析，給出了仿真波形圖。該設計采用Verilog HDL語(yǔ)言進(jìn)行描述，用ModelSim SE 6.0進(jìn)行了功能仿真。
- 關(guān)鍵字： IP核 Verilog HDLC協(xié)議控制器
SoC設計IP核選擇策略
- IP核可以?xún)煞N形式提供給客戶(hù)：軟核和硬核。兩種方式都可使客戶(hù)獲得在功能上經(jīng)過(guò)驗證的設計。軟核也被稱(chēng)為可綜合內核，需要由客戶(hù)進(jìn)行綜合并在其SoC上實(shí)現。而硬核已完全實(shí)現(完成了版圖設計)，可直接用于制造。(從技術(shù)上說(shuō)，一種設計只有生產(chǎn)后才能實(shí)現。但是在此情況下，實(shí)現的意思是指安排布局并可直接投入生產(chǎn))。SoC團隊只需將硬核像一個(gè)單片集成電路片那樣置入芯片即可。軟核和硬核具有不同的問(wèn)題和好處。
- 關(guān)鍵字： 技術(shù)支持 IP核 定制
基于SoPC架構的四通道SSI通信控制器
- 采用VHDL硬件描述語(yǔ)言，以Xilinx公司的FPGA為設計平臺，設計實(shí)現了以開(kāi)源軟核MC8051為核心的控制單元，控制4路SSI協(xié)議模塊的SoPC架構的通信控制器，并對通信控制器進(jìn)行了功能仿真與驗證。該控制器可靈活進(jìn)行IP核模塊擴展，并可作為外圍處理機與TI公司TMS320C6000系列DSP進(jìn)行互連通信，將慢速串行通信任務(wù)進(jìn)行分離，從而減輕DSP的負擔，提高系統的整體性能。
- 關(guān)鍵字： IP核 同步串行接口協(xié)議 SoPC架構
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