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asic ip核 文章 進(jìn)入asic ip核技術(shù)社區
智原發(fā)表PowerSlash(TM)硅智財于聯(lián)電55奈米超低功耗製程支援物聯(lián)網(wǎng)應用開(kāi)發(fā)
- 聯(lián)華電子今(12日)與ASIC設計服務(wù)暨IP研發(fā)銷(xiāo)售廠(chǎng)商智原科技(Faraday Technology Corporation，TWSE：3035)共同發(fā)表智原科技于聯(lián)電55奈米超低功耗製程(55ULP)的PowerSlash™基礎IP方案。智原PowerSlash™與聯(lián)電製程技術(shù)相互結合設計，為超低功耗的無(wú)線(xiàn)應用需求技術(shù)進(jìn)行優(yōu)化，滿(mǎn)足無(wú)線(xiàn)物聯(lián)網(wǎng)產(chǎn)品的電池長(cháng)期壽命需求。 智原科技行銷(xiāo)暨投資副總于德旬表示：「物聯(lián)網(wǎng)應用建構過(guò)程中，效能往往受制于低功耗技術(shù)。而今透過(guò)聯(lián)電55奈
- 關(guān)鍵字： 聯(lián)華電子 ASIC
基于A(yíng)valon總線(xiàn)SHT11溫濕度傳感器自定義IP核的開(kāi)發(fā)
- SOPC(System On a Programmable Chip,可編程芯片系統)就是在一個(gè)可編程芯片上實(shí)現一個(gè)電子系統的技術(shù)。SOPC是可編程邏輯器件技術(shù)和SoC(System on Chip)技術(shù)發(fā)展與
- 關(guān)鍵字： Avalon總線(xiàn) SHT11 溫濕度傳感器 IP核
智原榮獲ISO9001 Plus品質(zhì)知識典范獎，高經(jīng)營(yíng)品質(zhì)打造設計服務(wù)
- ASIC 設計服務(wù)暨 IP 研發(fā)銷(xiāo)售領(lǐng)導廠(chǎng)商-智原科技(Faraday Technology, TAIEX: 3035)于日前獲頒 ISO9001 Plus 典范獎項。ISO9001:2015是ISO 15年來(lái)最大改版，能成為首批獲得SGS專(zhuān)業(yè)驗證的廠(chǎng)商，是對智原在品質(zhì)承諾、經(jīng)營(yíng)與職能發(fā)展表現上的高度肯定和最具體驗證。 智原科技成立于1993年，累積20余年在 IP (矽智財)與 ASIC 設計服務(wù)的豐富經(jīng)驗，不但自主產(chǎn)出了3,000多支的 IP，更有2,000多個(gè)專(zhuān)案的成功量產(chǎn)經(jīng)驗，客戶(hù)遍及臺
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智原和聯(lián)電發(fā)表28HPC(U) 12.5G SerDes PHY IP解決方案
- 聯(lián)華電子今(3日) 與 ASIC 設計服務(wù)暨 IP 研發(fā)銷(xiāo)售廠(chǎng)商智原科技共同發(fā)表智原科技于聯(lián)電28奈米 HPCU 工藝的可編程12.5Gbps SerDes PHY IP 方案。此次智原成功推出的 SerDes PHY，為聯(lián)電28奈米 High-K / Metal Gate 后閘極技術(shù)工藝平臺中一系列高速 I/O 解決方案的第一步。 藉由采用涵蓋1.25Gbps 到12.5Gbps 的可編程架構技術(shù)，此 SerDes PHY 能夠輕易支持10G/1G xPON 被動(dòng)光纖網(wǎng)絡(luò )通訊設備。結合不同的
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Arasan推出支持TSMC 28納米HPC工藝的DPHY IP核
- Arasan今日宣布，其MIPI DPHY IP核Ver1.2版本即刻開(kāi)始供貨，該版本在TSMC 28納米HPC工藝之上可支持高達2.5Gbps的速度。該IP產(chǎn)品將很快被移植到TSMC最新的HPC Plus工藝上。Arasan的MIPI DPHY IP核向下兼容以前的標準版本，需要時(shí)能夠以1.5Gbps或更低的速度運行。 Arasan提供的最新DPHY IP產(chǎn)品使用了全新的、正在申請專(zhuān)利的DPHY架構，該架構為實(shí)現超低功耗和超小面積而優(yōu)化了DPHY設計。 “我們利用自己在DPH
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數字電路(fpga/asic)設計入門(mén)之靜態(tài)時(shí)序分析
- 靜態(tài)時(shí)序分析簡(jiǎn)稱(chēng)STA(Static Timming Analysis)，它提供了一種針對大規模門(mén)級電路進(jìn)行時(shí)序驗證的有效方法。它指需要更具電路網(wǎng)表的拓撲，就可以檢查電路設計中所有路徑的時(shí)序特性，測試電路的覆蓋率理論上可以達到100%，從而保證時(shí)序驗證的完備性;同時(shí)由于不需要測試向量，所以STA驗證所需時(shí)間遠小于門(mén)級仿真時(shí)間。但是，靜態(tài)時(shí)序分析也有自己的弱點(diǎn)，它無(wú)法驗證電路功能的正確性，所以這一點(diǎn)必須由RTL級的功能仿真來(lái)保證，門(mén)級網(wǎng)表功能的正確性可以用門(mén)級仿真技術(shù)，也可以用后面講到的形式驗證技術(shù)。值
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關(guān)于除法電路
- 除法，這個(gè)小學(xué)4年紀就開(kāi)始學(xué)習和使用的方法卻一直是我這個(gè)ASIC工程師心中的痛。我一直在思考如何能找到一個(gè)簡(jiǎn)單(硬件資源少)而快捷(時(shí)鐘排數少)的通用除法電路?！ ∑鋵?shí)簡(jiǎn)單的說(shuō)除法可以用迭代的減法來(lái)實(shí)現，但是對于硬件，這恐怕要花很多時(shí)間。我也一直沒(méi)有找到實(shí)現任意除法的好方法。但是對于某些除數固定的除法還是有一些辦法的?！ ?)最容易想到的就是ROM查找表，但是ROM畢竟不是我們的目標，雖然ROM有時(shí)是不錯的方法?！ ?)我開(kāi)始仔細考慮這個(gè)問(wèn)題是在做264解碼時(shí)必須要處理QP的問(wèn)題。這是一個(gè)除以6的計算
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Mentor Graphics Veloce VirtuaLAB增加針對領(lǐng)先網(wǎng)絡(luò )設計的下一代協(xié)議
- 2015年10月19日，Mentor Graphics公司今天宣布，推出支持25G、50G和100G以太網(wǎng)的Veloce® VirtuaLAB Ethernet環(huán)境。這種支持有助于實(shí)現今天正在創(chuàng )建的基于大規模以太網(wǎng)設計的高效的、基于仿真的驗證。 連接需求的激增對交換機和路由器設計的尺寸有著(zhù)深遠的影響，使之成為了今天開(kāi)發(fā)的最大的IC設計。設計的絕對尺寸、早期發(fā)布的壓力，以及需要驗證所有路徑，都推動(dòng)著(zhù)將驗證從模擬轉向基于仿真流程方法的轉變。 Juniper Networks硅和系統工程
- 關(guān)鍵字： Mentor Graphics ASIC
零基礎學(xué)FPGA （二十一）SOPC進(jìn)階，自定義AD轉換IP核設計全流程
- 今天帶大家來(lái)設計一個(gè)自定義的IP核，我們從最基本的做起，包括datasheet 的理解，設計的整體框架，AD轉換代碼的編寫(xiě)，仿真，Avalon-MM總線(xiàn)接口的編寫(xiě)，硬件系統還是基于上次的硬件系統，不過(guò)我們不再用altera給我們提供的IP核了，我們要自己做一個(gè)，有時(shí)候我們找不到他們提供的IP核，或者有些IP核是收費的，這個(gè)時(shí)候我們就可以自己來(lái)編寫(xiě)自己的IP，雖然沒(méi)有官方的那么標準，但是用來(lái)做一些實(shí)驗還是沒(méi)什么問(wèn)題的。 這次實(shí)驗我用的是原來(lái)我那塊板子，因為那塊板子上有AD轉換芯片，而我們上次搭建的
- 關(guān)鍵字： SOPC IP核
FPGA實(shí)戰演練邏輯篇：FPGA與ASIC
- 拋開(kāi)FPGA不提，大家一定都很熟悉ASIC。所謂ASIC，即專(zhuān)用集成電路(Application Specific Integrated Circuit)的簡(jiǎn)稱(chēng)，電子產(chǎn)品中，它無(wú)所不在，還真是比FPGA普及得多得多。但是ASIC的功能相對固定，它是為了專(zhuān)一功能而生，希望對它進(jìn)行任何的功能和性能的改善往往是無(wú)濟于事的。打個(gè)淺顯的比喻，如圖1.2所示，如果說(shuō)ASIC是布滿(mǎn)鉛字的印刷品，那么FPGA就是可以自由發(fā)揮的白紙一張。(特權同學(xué)版權所有) ? 圖1.2 ASIC和FPG
- 關(guān)鍵字： FPGA ASIC
asic ip核介紹
您好，目前還沒(méi)有人創(chuàng )建詞條asic ip核!
歡迎您創(chuàng )建該詞條，闡述對asic ip核的理解，并與今后在此搜索asic ip核的朋友們分享。 創(chuàng )建詞條
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