<dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><small id="yhprb"></small><dfn id="yhprb"></dfn><small id="yhprb"><delect id="yhprb"></delect></small><small id="yhprb"></small><small id="yhprb"></small> <delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"></dfn><dfn id="yhprb"></dfn><s id="yhprb"><noframes id="yhprb"><small id="yhprb"><dfn id="yhprb"></dfn></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><small id="yhprb"></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn> <small id="yhprb"></small><delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn>
首頁(yè)  資訊  商機   下載  拆解   高校  招聘   雜志  會(huì )展  EETV  百科   問(wèn)答  電路圖  工程師手冊   Datasheet  100例   活動(dòng)中心  E周刊閱讀   樣片申請
EEPW首頁(yè) >> 主題列表 >> 現場(chǎng)可編程門(mén)陣列(fpga)

現場(chǎng)可編程門(mén)陣列(fpga) 文章 進(jìn)入現場(chǎng)可編程門(mén)陣列(fpga)技術(shù)社區

SYNPLICITY CERTIFY軟件全面支持XILINX VIRTEX-5 FPGA簡(jiǎn)化ASIC原型驗證過(guò)程

  •   Synplicity宣布其Certify® ASIC RTL 原型設計軟件增強了對 Xilinx Virtex™-5 系列的 65 納米 FPGA 的支持。Certify 軟件是業(yè)界首款支持多個(gè) FPGA 進(jìn)行 ASIC 原型設計的產(chǎn)品。Certify 工具將多芯片分組技術(shù)與業(yè)界一流的 FPGA 綜合技術(shù)
  • 關(guān)鍵字: ASIC原型驗證  CERTIFY軟件  FPGA  SYNPLICITY  VIRTEX-5  XILINX  單片機  嵌入式系統  

利用Virtex-5 FPGA實(shí)現更高性能的方法

  • 在FPGA系統設計中,要達到性能最大化需要平衡具有混合性能效率的元器件,包括邏輯構造(fabric)、片上存儲器、DSP和I/O帶寬。在本文中,我將向你解釋怎樣能在追求更高系統級性能的過(guò)程中受益于Xilinx? 的Virtex?-5 FPGA構建模塊,特別是新的ExpressFabric?技術(shù)。以針對邏輯和算術(shù)功能的量化預期性能改進(jìn)為例,我將探究ExpressFabric架構的主要功能?;趯?shí)際客戶(hù)設計的基準將說(shuō)明Virtex-5ExpressFabric技術(shù)性能平均比前一代Virtex-4 FPGA要高
  • 關(guān)鍵字: FPGA  Virtex-5  單片機  邏輯構造  嵌入式系統  

可重構計算技術(shù)將漸入民用領(lǐng)域

  • ??? 可重構計算(Reconfigurable Computing) 技術(shù)是指在軟件的控制下,利用系統中的可重用資源(如FPGA等可重構邏輯器件),根據應用的需要重新構造一個(gè)新的計算平臺,達到接近專(zhuān)用硬件設計的高性能。它避免了微處理器計算模式因為取指、譯碼等步驟導致的性能損失,同時(shí)也消除了專(zhuān)用集成電路(ASIC)計算模式因為前期設計制造的復雜過(guò)程帶來(lái)的高代價(jià)和不可重用等缺陷。???? 從某種意義上來(lái)說(shuō),可重構計算技術(shù)并不是什么新技術(shù),
  • 關(guān)鍵字: FPGA  可重構計算  嵌入式  

FPGA實(shí)現的FIR算法在汽車(chē)動(dòng)態(tài)稱(chēng)重儀中的應用

  • 引言 車(chē)輛在動(dòng)態(tài)稱(chēng)重時(shí),作用在平臺上的力除真實(shí)軸重外,還有許多因素產(chǎn)生的干擾力,如:車(chē)速、車(chē)輛自身諧振、路面激勵、輪胎驅動(dòng)力等,給動(dòng)態(tài)稱(chēng)重實(shí)現高精度測量造成很大困難。若在消除干擾的過(guò)程中采用模擬方法濾波,參數則不能過(guò)大,否則將產(chǎn)生過(guò)大的延遲導致不能實(shí)現實(shí)時(shí)處理,從而造成濾波后的信號仍然含有相當一部分的噪聲。所以必須采用數字濾波消除干擾。 FIR濾波的原理及實(shí)現 本文采用FIR數字濾波,其原理如公式1所示。 Y(n)= (1) 其中h(k)為系統濾波參數,x(n)為采集的信號,
  • 關(guān)鍵字: FIR算法  FPGA  動(dòng)態(tài)稱(chēng)重儀  汽車(chē)電子  汽車(chē)電子  

低功耗FPGA設計技術(shù)

  • 一、前言      隨著(zhù)系統功率預算的不斷緊縮,迫切需要新型低功率元器件。對通信基礎設施而言,電路板冷卻、機箱體積小型化以及系統可靠性在系統設計中都起著(zhù)重要的作用。對e-應用,電池壽命、熱耗散和小體積尺寸是主要的設計難點(diǎn)。選用智能器件,輔以正確的設計技巧增加了符合功率預算的可能性。盡管可編程邏輯器件(PLD)有很好的性能,然而卻以犧牲功耗為代價(jià)。Actel公司的抗熔斷型FPGA提供低功耗且高性能應用的理想解決方案。本文涵蓋Actel eX系列以及SX/SX-A系列器件,詳細描述了器件的結構特點(diǎn)與設計技巧。
  • 關(guān)鍵字: FPGA  低功耗  

賽靈思推出系統性能最高、編譯時(shí)間最快的ISE WEBPACK 9.1i設計套件

  • 可免費下載并同時(shí)支持Windows和Linux平臺的設計套件,能降低平均10%的動(dòng)態(tài)功耗并提供擴展的FPGA器件支持      2007年1月30日,北京 - 全球領(lǐng)先的可編程邏輯解決方案提供商賽靈思公司(Xilinx, Inc.) (NASDAQ:XLNX) 日前宣布推出最新版本、可免費下載的邏輯設計套件——集成軟件環(huán)境 (ISE™) WebPACK™ 9.1i,目前用戶(hù)可立即下載使用。這一新版本包含了使用廣泛的賽靈思 ISE Foundatio
  • 關(guān)鍵字: FPGA  Linux  Windows  

FPGA與CPLD的區別

  • 管FPGA和CPLD都是可編程ASIC器件,有很多共同特點(diǎn),但由于CPLD和FPGA結構上的差異,具有各自的特點(diǎn):①CPLD更適合完成各種算法和組合邏輯,FP GA更適合于完成時(shí)序邏輯。換句話(huà)說(shuō),FPGA更適合于觸發(fā)器豐富的結構,而CPLD更適合于觸發(fā)器有限而乘積項豐富的結構。②CPLD的連續式布線(xiàn)結構決定了它的時(shí)序延遲是均勻的和可預測的,而FPGA的分段式布線(xiàn)結構決定了其延遲的不可預測性。 ③在編程上FPGA比CPLD具有更大的靈活性。CPLD通過(guò)修改具有固定內連電路的邏輯功能來(lái)編程,FPGA主要通過(guò)
  • 關(guān)鍵字: CPLD  FPGA  

一種眼科B型超聲診斷議

  • 摘要:介紹一種以Winbond公司的W78E58單片機為控制核心,并采用FPGA和大容量FIFO等器件構成的眼科B型超聲診斷儀。闡述了眼科超聲診斷儀的基本原理,使用FIFO作為數據共享RAM實(shí)現采樣和顯示相對獨立的模塊化設計方案以及FPGA在該設計中的具體應用。 20世紀50年代初超聲探測開(kāi)始應用于醫學(xué)領(lǐng)域至今,超聲診斷技術(shù)已有了長(cháng)足的進(jìn)展。超聲診斷儀更是形式多樣,型號繁多。 超聲診斷儀通常按三種方法分類(lèi),它們是:①按圖像信息的獲取方法分類(lèi),由此可分為反射法超 聲診斷儀、多普勒法超聲診斷儀和透射法超
  • 關(guān)鍵字: FPGA  醫療電子專(zhuān)題  

Nios II系統在數字式心電診監測設備中的應用

  • (1、武漢科技學(xué)院 河北 武漢 430073;2、華中科技大學(xué) 同濟醫學(xué)院河北 武漢 430000) 1 引言心電檢測儀是醫學(xué)界運用廣泛的一種心電監測設備,他主要由12導聯(lián)心電傳感器和心電信號處理設備兩部分組成,目前運用廣泛的數字式心電檢測儀大都是由DSP處理器外加一個(gè)單片機(MCU),通過(guò)編寫(xiě)復雜的并行通訊協(xié)議來(lái)完成的,這種結構雖然有較高的精度,但硬件設計復雜,軟件編寫(xiě)煩瑣,相應的開(kāi)發(fā)周期長(cháng),研制成本高。本設計采用Altera公司先進(jìn)的SOPC(可編程片上系統)解決方案--以32位Nios I
  • 關(guān)鍵字: FPGA  II  Nios  醫療電子專(zhuān)題  

基于FPGA的數字式心率計

  • 心率計是常用的醫學(xué)檢查設備,實(shí)時(shí)準確的心率測量在病人監控、臨床治療及體育競賽等方面都有著(zhù)廣泛的應用。心率測量包括瞬時(shí)心率測量和平均心率測量。瞬時(shí)心率不僅能夠反映心率的快慢。同時(shí)能反映心率是否勻齊;平均心率雖只能反映心率的快慢,但記錄方便,因此這兩個(gè)參數在測量時(shí)都是必要的。   測量心率有模擬和數字兩種方法。模擬方法是在給定的時(shí)間間隔內計算R波(或脈搏波)的脈沖個(gè)數,然后將脈沖計數乘以一個(gè)適當的常數測量心率的。這種方法的缺點(diǎn)是測量誤差較大、元件參數調試困難、可靠性差。數字方法是先測量相鄰R波之間的時(shí)間,
  • 關(guān)鍵字: FPGA  醫療電子專(zhuān)題  醫療保健類(lèi)  

用單片機實(shí)現SRAM工藝FPGA的加密應用

  • 在現代電子系統設計中,由于可編程邏輯器件的卓越性能、靈活方便的可升級特性,而得到了廣泛的應用。由于大規模高密度可編程邏輯器件多采用SRAM工藝,要求每次上電,對FPGA器件進(jìn)行重配置,這就使得可以通過(guò)監視配置的位數據流,進(jìn)行克隆設計。因此,在關(guān)鍵、核心設備中,必須采用加密技術(shù)保護設計者的知識產(chǎn)權。 1 基于SRAM工藝FPGA的保密性問(wèn)題   通常,采用SRAM工藝的FPGA芯片的的配置方法主要有三種:由計算機通過(guò)下載電纜配置、用專(zhuān)用配置芯片(如Altera公司的EPCX系列芯片)配置、采用存儲器
  • 關(guān)鍵字: FPGA  SRAM  單片機  加密  嵌入式系統  存儲器  

賽靈思VIRTEX-5 成為全球首個(gè)通過(guò)所有v1.1標準測試的FPGA

  • 通過(guò)PCI EXPRESS兼容性測試 -  賽靈思VIRTEX-5 成為全球首個(gè)通過(guò)所有v1.1標準測試的FPGA 經(jīng)驗證的解決方案使用戶(hù)可快速采用業(yè)界速度最快的、內建低功耗PCI Express 端點(diǎn)模塊和串行收發(fā)器的65nm FPGA     靈思公司( Xilinx, Inc. (NASDAQ: XLNX))宣布其Virtex™-5&nbs
  • 關(guān)鍵字: FPGA  v1.1標準測試  單片機  嵌入式系統  賽靈思VIRTEX-5  

賽靈思最新版ISE大幅縮短FPGA設計周期

  • 賽靈思公司(Xilinx, Inc.)推出業(yè)界應用最廣泛的集成軟件環(huán)境(ISE)設計套件的最新版本ISE 9.1i。新版本專(zhuān)門(mén)為滿(mǎn)足業(yè)界當前面臨的主要設計挑戰而優(yōu)化,這些挑戰包括時(shí)序收斂、設計人員生產(chǎn)力和設計功耗。除了運行速度提高2.5倍以外,ISE 9.1i還新采用了SmartCompile 技術(shù),因而可在確保設計中未變更部分實(shí)施結果的同時(shí),將硬件實(shí)現的速度再提高多達6倍。同時(shí),ISE 9.1i 還優(yōu)化了其最新65nm Virtex-
  • 關(guān)鍵字: FPGA  ISE  單片機  嵌入式系統  賽靈思  

以太網(wǎng)到多路E1適配電路設計及FPGA實(shí)現

  • 伴隨著(zhù)Internet的迅速發(fā)展,IP已經(jīng)成為綜合業(yè)務(wù)通信的首選協(xié)議,其承載的信息量也在成倍增長(cháng),如何利用現有的電信資源組建寬帶IP網(wǎng)絡(luò )是近年來(lái)研究的熱點(diǎn)。目前,比較成熟的技術(shù)主要有IP over SDH(POS)和IP over ATM(POA)。POS將IP包直接裝入SDH的虛容器中,通道開(kāi)銷(xiāo)少、實(shí)現簡(jiǎn)單,具有自動(dòng)保護切換功能;POA的復接過(guò)程比較復雜,可以通過(guò)高系統開(kāi)銷(xiāo)提供較好的服務(wù)質(zhì)量保證(QOS)。從目前的市場(chǎng)看,各大通信設備商都推出了基于POS/POA的產(chǎn)品,但總體成本較高,主要面向的是一些高
  • 關(guān)鍵字: E1  FPGA  單片機  嵌入式系統  適配電路  通訊  網(wǎng)絡(luò )  無(wú)線(xiàn)  

FPGA:來(lái)日方長(cháng)顯身手--專(zhuān)訪(fǎng)Altera總裁兼CEO John Daane

  • Altera是一個(gè)團結緊密的團體,每一個(gè)成員都有共同的堅定的信念和為此信念奮斗不息的激情。我從John Daane身上也看到這一點(diǎn)。Daane是一位年輕的CEO,在加入Altera之前,他在LSI Logic公司工作了15年,負責ASIC技術(shù)的研發(fā)。這又是他們的一個(gè)共同特點(diǎn),這些投身FPGA事業(yè)的人物,幾乎都曾是ASIC行業(yè)的專(zhuān)家??磥?lái)他們的確是一群志同道合的人,在若干年前看到FPGA行業(yè)發(fā)展的大好前景,所以聚到一起來(lái)了。     如果現在讓我歷
  • 關(guān)鍵字: FPGA  
共6433條 417/429 |‹ « 415 416 417 418 419 420 421 422 423 424 » ›|

現場(chǎng)可編程門(mén)陣列(fpga)介紹

您好,目前還沒(méi)有人創(chuàng )建詞條現場(chǎng)可編程門(mén)陣列(fpga)!
歡迎您創(chuàng )建該詞條,闡述對現場(chǎng)可編程門(mén)陣列(fpga)的理解,并與今后在此搜索現場(chǎng)可編程門(mén)陣列(fpga)的朋友們分享。    創(chuàng )建詞條
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會(huì )員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術(shù)信息咨詢(xún)有限公司
備案 京ICP備12027778號-2 北京市公安局備案:1101082052    京公網(wǎng)安備11010802012473
国产精品自在自线亚洲|国产精品无圣光一区二区|国产日产欧洲无码视频|久久久一本精品99久久K精品66|欧美人与动牲交片免费播放
<dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><small id="yhprb"></small><dfn id="yhprb"></dfn><small id="yhprb"><delect id="yhprb"></delect></small><small id="yhprb"></small><small id="yhprb"></small> <delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"></dfn><dfn id="yhprb"></dfn><s id="yhprb"><noframes id="yhprb"><small id="yhprb"><dfn id="yhprb"></dfn></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><small id="yhprb"></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn> <small id="yhprb"></small><delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn>