SYNPLICITY CERTIFY軟件全面支持XILINX VIRTEX-5 FPGA簡(jiǎn)化ASIC原型驗證過(guò)程

　　Synplicity宣布其Certify® ASIC RTL 原型設計軟件增強了對 Xilinx Virtex™-5 系列的 65 納米 FPGA 的支持。Certify 軟件是業(yè)界首款支持多個(gè) FPGA 進(jìn)行 ASIC 原型設計的產(chǎn)品。Certify 工具將多芯片分組技術(shù)與業(yè)界一流的 FPGA 綜合技術(shù)進(jìn)行了完美結合，使設計人員能夠充分利用 Xilinx Virtex-5 器件的速度、容量及多功能優(yōu)勢進(jìn)行基于 FPGA 的原型設計。如果設計人員將 Virtex-5 器件與 Certify 軟件結合使用，則可以采用更少的FPGA 器件進(jìn)行更大的 ASIC 設計，從而使原型設計過(guò)程更快、更簡(jiǎn)單，且成本更低。

　　通過(guò)使用最新版 Certify 產(chǎn)品，設計人員不僅可以顯著(zhù)縮短原型開(kāi)發(fā)時(shí)間，而且還能夠大幅提高原型性能。這部分原因應歸功于 Certify 工具增強了其中兩個(gè)最強大而獨特的分組功能：快速分組技術(shù) (QPT) 與 Certify 引腳多路復用技術(shù) (CPM)?？焖俜纸M技術(shù)能夠進(jìn)行引腳自動(dòng)分配，并根據關(guān)鍵邏輯塊最初的手動(dòng)布置，自動(dòng)完成 FPGA 之間其余各  
塊的分組。而Certify 引腳多路復用技術(shù)則可以在不更改 RTL 代碼的情況下共享 FPGA 器件的 I/O 引腳，從而解決了在對多個(gè) FPGA 的設計進(jìn)行分組時(shí)經(jīng)常遇到的最大難題之一，即 I/O 引腳不足的問(wèn)題。借助增強的 CPM 功能，Certify 軟件中的算法現在能夠利用 FPGA 時(shí)鐘網(wǎng)絡(luò )的詳細信息，從而顯著(zhù)提高原型的時(shí)鐘速度并快速、準確地進(jìn)行引腳多路復用。除 QPT 與 CPM 增強特性之外，自動(dòng)化 DesignWare 轉換與自動(dòng)化門(mén)控時(shí)鐘轉換功能還使得設計人員無(wú)需進(jìn)行手動(dòng)更改即可直接使用 ASIC RTL。

　　Synplicity 國外市場(chǎng)部總監 John Gallagher 說(shuō)：“根據客戶(hù)及原型驗證板合作伙伴的反饋，我們認為使用FPGA 的ASIC原型 驗證設計將大幅增長(cháng)。我們的 Certify 軟件能夠提供全面的 ASIC 原型驗證解決方案，從而簡(jiǎn)化了原型設計過(guò)程、節約了寶貴的設計時(shí)間與工程設計資源。如果將其與超高性能 Xilinx Virtex-5 器件配合使用，我們相信使用 Certify 軟件的設計人員能夠在更短的時(shí)間內、以更快的速度完成 ASIC 原型設計?！?