多路同步串口的FPGA傳輸實(shí)現
作者：
時(shí)間：2009-05-21
來(lái)源：詹必勝 吳斌方 楊光友 湖北工業(yè)大學(xué)
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信號抗干擾處理
本文引用地址：http://dyxdggzs.com/article/94602.htm在FPGA和ARM之間的通訊中利用差分信號傳輸用于消除信號的干擾。差分對是指兩條線(xiàn)路總是傳送相反的邏輯電平，差分對信號對外界干擾源產(chǎn)生的噪聲不敏感，例如電路板的干擾噪聲等。
如圖7所示[5]，IN引腳連接一個(gè)信號源，可以看到，對a噪聲毛刺不敏感，但是對于b噪聲毛刺，卻有可能使其誤認為一個(gè)脈沖，而這個(gè)可能引起FPGA內部的一些不期望的行為，如讀出一個(gè)錯誤的值。
圖7 差分降噪處理原理
差分對中的兩個(gè)信號總是傳送互補的邏輯值，所以當上圖中的IN_P為邏輯1時(shí)，IN_N則為邏輯0，反之亦然。并且布線(xiàn)時(shí)，差分對的兩條線(xiàn)路布線(xiàn)得非常的近，因此噪聲對他們的影響都是相同的。接收端只對兩個(gè)信號的差異感興趣，若兩個(gè)信號相同，則對此不敏感。
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