便攜式遠程心電監護儀的原理與設計實(shí)例

　　HHCE（Home Health Care Engineering）這門(mén)學(xué)科正隨著(zhù)人類(lèi)對健康的重視和遠程醫療的發(fā)展而逐漸走進(jìn)人們的生活。它提倡的是一種“在家就醫，自我保健，遠程診斷”的理念，把高科技與醫療結合起來(lái)。HHCE的出現符合21世紀社會(huì )老齡化、醫療費用日益高漲以及人們生活健康質(zhì)量高要求的趨勢，同時(shí)可實(shí)現醫療資源共享，提高邊遠地區的醫療水平，因此具有特別旺盛的生命力。HHCE系統提供一種對于家庭、社區醫療、出診醫生有效便捷的醫療監測解決方案，具有心電信號監測功能的監測器是HHCE系統的重要組成部分。就國內而言，該類(lèi)產(chǎn)品的研究也屬于剛起步階段，遠程網(wǎng)絡(luò )也只是簡(jiǎn)單的完成數據庫醫療數據的存儲和傳輸，還沒(méi)有真 正完成將網(wǎng)絡(luò )與醫療器械相結合。在國際方面，世界各國在此的研究均投入大量資金，但依然主要是使用價(jià)格昂貴的儀器完成醫療數據采集，然后依托PC/internet網(wǎng)絡(luò )完成數據采集以及網(wǎng)絡(luò )診斷[1]。

　　SOPC（System On Programmable Chip）即可編程片上系統，是隨著(zhù)現代計算機輔助設計技術(shù)、EDA(Electronic Design Automation)技術(shù)和大規模集成電路技術(shù)高度的發(fā)展而出現的，是一種基于FPGA解決方案的SOC。本設計采用了SOPC技術(shù)，以Altera公司的NiosII軟核處理器作為CPU，并移植了當今主流的uclinux操作系統。使該系統具有高穩定性、便攜式、功能可升級擴展、面向用戶(hù)、遠程控制等特點(diǎn)。

　　1 系統介紹 

　　便攜式遠程心電監護儀主要由心電信號的前端采集與調理模塊、心電信號處理與存儲模塊、數據顯示模塊和遠程傳輸控制模塊等四個(gè)關(guān)鍵模塊組成，系統功能結構如圖1所示。

　　該監測系統的硬件平臺采用Altera公司CycloneII 2C35 FPGA芯片，采用SOPC(片上可編程系統)技術(shù)將NiosII軟核處理器、存儲器、功能接口和擴展I/O口等集成在一塊FPGA芯片上，外圍擴展心電數據采集板、網(wǎng)絡(luò )、LCD屏、觸摸屏/鍵盤(pán)、SD存儲卡等硬件來(lái)實(shí)現系統的硬件架構，且帶有可擴展的I/O接口，便于以后系統功能升級與擴展。

圖1 系統功能框圖

　　2 系統關(guān)鍵模塊的設計

　　2.1 NiosII嵌入式軟核處理器簡(jiǎn)介

　　NiosII系列嵌入式處理器是Altera公司推出的軟核處理器。用戶(hù)可以獲得超過(guò)200 DMIPS的性能，而只需花費不到35美分的FPGA邏輯資源。NiosII支持MicroC/OS-II、uClinux等多種實(shí)時(shí)操作系統，支持輕量級TCP/IP協(xié)議棧，允許用戶(hù)增加自定義指令和自定義硬件加速單元,無(wú)縫移植自定義外設和接口邏輯,在性能提升的同時(shí)，方便了用戶(hù)的設計。

　　NiosII處理器采用Avalon交換式總線(xiàn)，該總線(xiàn)是Altera開(kāi)發(fā)的一種專(zhuān)用的內部連線(xiàn)技術(shù)。Avalon交換式總線(xiàn)由SOPC Builder 自動(dòng)生成，是一種用于系統處理器、內部模塊以及外設之間的內聯(lián)總線(xiàn)。Avalon交換式總線(xiàn)使用最少的邏輯資源來(lái)支持數據總線(xiàn)的復用、地址譯碼、等待周期的產(chǎn)生、外設的地址對齊、中斷優(yōu)先級的指定以及高級的交換式總線(xiàn)傳輸[2]。

　　2.2 心電信號采集調理模塊設計

　　對ECG信號采集采用模塊化的設計方式，主要由前端的導聯(lián)傳感器、信號濾波放大調理電路和A/D采樣電路組成。人體心電信號的主要頻率范圍為0.05～100Hz ,幅度約為0～4mV, 信號十分微弱。同時(shí)心電信號中通?；祀s有其它生物電信號,加之體外以50Hz工頻干擾為主的電磁場(chǎng)干擾,使得心電噪聲背景較強,測量條件比較復雜。因此器件的選擇顯的非常重要,要求器件誤差要很小,且工作性能穩定。綜合考慮，本設計心電信號采集調理模塊大部分元器件選用村田制作所的電子元器件。

　　為了不失真地檢測出有臨床價(jià)值的心電信號，信號濾波與放大調理部分主要由一下幾個(gè)電路組成：前置放大電路、高低通濾波電路、陷波電路與A/D轉換電路，電路原理圖如下圖2所示：

圖2 心電信號濾波放大調理電路原理圖

　　首先心電導聯(lián)采集過(guò)來(lái)的微弱心電信號通過(guò)前置放大電路進(jìn)行放大，此部分包括右腿驅動(dòng)以抑制共模干擾、屏蔽線(xiàn)驅動(dòng)以消除引線(xiàn)干擾，增益設成10倍左右。設計前置放大電路主要采用美國模擬器件公司生產(chǎn)的醫用放大器AD620與村田制作所的電阻與電容。AD620由傳統的三運算放大器發(fā)展而成,為同相并聯(lián)差動(dòng)放大器的集成。其具有電源范圍寬(±2.3～±18V) ,設計體積小,功耗低(最大供電電流僅1.3mA) 的特點(diǎn)，因而適用于低電壓、低功耗的應用場(chǎng)合。此外還具有有較高的共模抑制比，溫度穩定性好，放大頻帶寬，噪聲系數小等優(yōu)點(diǎn)。同時(shí)該部分還選用了村田制作所的誤差范圍在0.1%的ERJM1系列精密電阻和容量范圍在0.3pF～100uF的GRM系列電容。放大后的信號經(jīng)濾波、50Hz陷波處理后再進(jìn)行二次放大，后級增益設成100倍左右。其中高（低）通濾波電路電阻選用村田的精密電阻,電容選用低ESL系列電容,其范圍和精度滿(mǎn)足濾波要求。陷波電路電阻選用ERJM1系列精密電阻,電容采用LLL系列低ESL寬幅型電容。由于ECG信號幅度最大就幾mV，而A/D轉換中輸入信號的幅度要求在1V以上，所以總增益設成1000倍左右。其中，濾波采用壓控電壓源二階高（低）通濾波電路，用于消除0.05Hz~100Hz頻帶以外的肌電等干擾信號，工頻中的其余高次諧波也可被濾除掉。同時(shí)，采用有源雙T帶阻濾波電路進(jìn)一步抑制50Hz工頻干擾。

　　A/D采樣芯片采用TI公司的8位串行芯片TLC549，該芯片采用SPI接口，僅用三條線(xiàn)即可實(shí)現采集控制和數據傳輸；具有4MHz的片內系統時(shí)鐘和軟、硬件控制電路，轉換時(shí)間小于17μs，采樣速率達40KSPS；采用差分基準電壓技術(shù)這個(gè)特性，TLC549可能測量到的最小量值達1000ｍｖ／256，也就是說(shuō)0—1Ｖ信號不經(jīng)放大也可以得到8位的分辨率。

　　2.3 數據采集控制器設計

　　為了得到經(jīng)過(guò)前端TLC549芯片轉換的心電信號，必須設計一個(gè)數據采集控制器，實(shí)現對AD芯片的控制與數字化心電數據的獲取。該控制器根據TLC549芯片的工作時(shí)序[3]與后端數據處理的需要，采用verilog HDL自行設計。該控制器具有多路采集的特點(diǎn)。

　　在自TLC549的I/O CLOCK端輸入8個(gè)外部時(shí)鐘信號期間需要完成以下工作：讀入前次A/D轉換結果；對本次轉換的輸入模擬信號采樣并保持；啟動(dòng)本次A/D轉換。則一路采集時(shí)間為：0.5us×（3＋8×2＋1）＝10us，而芯片轉換時(shí)間小于17us，則整個(gè)過(guò)程時(shí)間花費為27us。為了有效的利用該控制器，在一路A/D轉換期間，同時(shí)進(jìn)行另外一路A/D采樣，這樣就可以在40us時(shí)間內完成對四路信號的采集，大大提高了工作效率。同時(shí)，設計中還加入了一個(gè)FSM信號來(lái)控制采樣時(shí)間，從而適應不同頻率信號的采樣頻率。以下是AD芯片的時(shí)序仿真圖：

圖3 仿真時(shí)序圖

　　Din 為采集數據的串行輸入，時(shí)鐘由系統時(shí)鐘通過(guò)分頻系數得到。設計中，設置了fsm作為采樣控制時(shí)鐘，這樣可以根據需要來(lái)調整采樣速率。由于進(jìn)行一次AD采樣的時(shí)間很短，無(wú)論采用查詢(xún)還是中斷直接讀取都是不現實(shí)的，這就需要利用緩沖設計，通過(guò)把N次轉換的數據暫存在緩沖存儲器中來(lái)降低中斷次數。為了取得連續和正確的采集數據，實(shí)現無(wú)縫緩沖，鑒于FPGA設計的靈活性，本設計采用了雙緩沖存儲的乒乓操作結構。本設計通過(guò)將AD采樣時(shí)序控制器交替存儲在兩個(gè)512Byte的雙口RAM（DPRAM）中實(shí)現數據的緩存，當其中一個(gè)DPRAM1存儲滿(mǎn)后即轉為存儲到另一個(gè)DPRAM2中并產(chǎn)生一次中斷，這樣在控制器寫(xiě)數據到DPRAM2中時(shí)系統將有非常充足的時(shí)間將DPRAM1中的數據取出。

　　2.4 顯示模塊設計

　　為了能夠直觀(guān)的顯示出采集的心電波形，需要顯示設備的支持。本設計采用的LCD面板是TFT 320*240 LCD。該LCD模塊沒(méi)有顯示控制器，因此需要設計顯示控制器IP核來(lái)驅動(dòng)LCD面板。本設計實(shí)現的顯示控制器IP核采用Verilog HDL設計，支持多種顏色模式，包括18bpp、16bpp、8bpp和自定義模式。圖像存儲器lcd_fifo是采用片內FIFO，可以根據需要進(jìn)行調整。256色的顏色查找表采用片內RAM來(lái)存儲。圖像信息能夠通過(guò)Avalon總線(xiàn)主端口寫(xiě)入的突發(fā)塊傳輸方式進(jìn)行傳輸，利用DMA從內存中自動(dòng)讀取,在SDRAM圖像存儲器image_ram與片上圖像數據緩存器lcd_fifo之間建立了一條專(zhuān)用DMA通道,該控制器結構如下圖4：

圖4 LCD控制器IP核結構框圖

　　該LCD控制器IP核主要由四個(gè)模塊組成：接口模塊、內存模塊、顏色轉換模塊和時(shí)序模塊。

　　接口模塊：主要是NiosII處理器對LCD控制器進(jìn)行控制及狀態(tài)讀取。接口模塊主要是以寄存器方式存在的,其中寄存器有：控制寄存器、狀態(tài)寄存器、DMA地址寄存器和中斷寄存器。

　　內存模塊：是Avalon總線(xiàn)的主接口部分，在系統啟動(dòng)之后，利用DMA傳輸模式，通過(guò)Avalon總線(xiàn)主端口寫(xiě)入的突發(fā)塊傳輸方式，完成圖像數據存儲器image_ram中的圖像數據到片上圖像數據緩存器lcd_fifo的獨立讀取。采用DAM傳輸方式是為了把NiosII軟核處理器從頻繁地進(jìn)行數據讀取操作的工作中解脫出來(lái)，這樣可以大大提高系統的工作效率。

　　顏色轉換模塊：將讀取后的數據根據4種顏色模式不同進(jìn)行數據讀取的轉換，其中8bpp和自定義模式由于顏色不足，需要接入顏色查詢(xún)表處理。自定義模式可以手動(dòng)對調色板的地址進(jìn)行預設來(lái)定義輸出的顏色。

　　時(shí)序模塊：嚴格按照LCD的時(shí)序編寫(xiě)，其中LCD時(shí)鐘為5M。通過(guò)控制數據使能信號啟動(dòng)lcd_fifo數據輸出，逐行掃描顯示。同時(shí)，設計該模塊時(shí)，在數據有效信號（DE）有效前，須檢查lcd_fifo中是否存有數據，以確定是否進(jìn)行數據讀取和傳輸；須進(jìn)行調色板模式設置，在幀傳輸過(guò)程中需要進(jìn)行模式鎖定，以免出現傳輸錯誤；須根據不同bpp模式，確定不同的讀取時(shí)間段，18bpp每次都讀取，16bpp間隔1次讀取，8bpp間隔4次讀取。