GLOBALFOUNDRIES為下一代芯片設計而強化了14nm FinFET的設計架構

　　GLOBALFOUNDRIES，世界先進(jìn)半導體制造技術(shù)的領(lǐng)導者，今天宣布了其為14 nm FinFET工藝技術(shù)而開(kāi)發(fā)的強化過(guò)的設計架構，在幫助那些采用先進(jìn)工藝技術(shù)設計的客戶(hù)的進(jìn)程上達到了一個(gè)關(guān)鍵里程碑。

　　GLOBALFOUNDRIES與重要合作伙伴Cadence，Mentor Graphics，以及Synopsys合作開(kāi)發(fā)出的新型設計流程，實(shí)現了從RTL到GDS的轉換。該流程包括了基于工藝技術(shù)的PDK和早期試用標準單元庫，形成一個(gè)數字設計“入門(mén)套件”，為設計人員進(jìn)行物理實(shí)現，并能針對性能、功耗和面積， 提供了一個(gè)可用的內置測試單元。

　　GLOBALFOUNDRIES設計部高級副總裁Rick Mahoney表示：“GLOBALFOUNDRIES致力于為客戶(hù)提供先進(jìn)的技術(shù)平臺，其中包括高效率及完善的設計基礎架構。為確保專(zhuān)為14nm FinFET工藝技術(shù)提供的設計生態(tài)系統的最高品質(zhì)體驗，GLOBALFOUNDRIES與EDA合作伙伴展開(kāi)合作，強化了自身的設計能力，并縮短了14nm FinFET復雜工藝技術(shù)從設計到量產(chǎn)的時(shí)間。”

　　GLOBALFOUNDRIES優(yōu)化的數字設計流程解決了14nm FinFET技術(shù)節點(diǎn)對關(guān)鍵設計規則帶來(lái)的挑戰，包括新近引進(jìn)的對離子注入和雙曝光而敏感的布線(xiàn)規則、In-Design DRC™修正和良率補償、局部/隨機帶來(lái)的時(shí)序變化、三維FinFET參數提取，以及色彩感知的LVS/DRC等新功能。

　　基于Synopsys的設計入門(mén)工具(Design Enablement Starter Kit)利用其Galaxy™設計平臺的強大功能，提供了正對性能、功耗和面積全方位優(yōu)化的GLOBALFOUNDRIES 14LPP FinFET設計坊案。Synopsys的Design Compiler®圖形合成，配合其Formality ®平衡檢驗方案，通過(guò)提供與物理實(shí)現密切相關(guān)的實(shí)際指導和結果，簡(jiǎn)化了這一流程。Synopsys IC Compiler™，IC Compiler II和IC Validator解決方案通過(guò)In-Design色彩感知物理驗證為FinFET器件的實(shí)現提供了離子注入和雙曝光感知的布線(xiàn)。Synopsys的StarRC™提取工具通過(guò)對色彩感知和三維模型，為14nm雙曝光提供了支持。此外，業(yè)界標準Synopsys PrimeTime®可以對FinFET器件帶來(lái)超低電壓、更強的米勒效應和電阻率，以及工藝波動(dòng)帶來(lái)的變化， 進(jìn)行精確的計算， 包括延時(shí)計算，時(shí)序分析及波形傳播。

　　為使客戶(hù)在設計時(shí)獲得GLOBALFOUNDRIES 14LPP帶來(lái)的優(yōu)越性，GLOBALFOUNDRIES和Cadence一起創(chuàng )造出了從RTL到GDSII的FinFET完整數字流程。該數字流程針對14LPP優(yōu)化了Cadence的前端、后端、物理驗證和DFM解決方案。對于設計前端，Cadence的RTL編譯流程用14LPP單元庫進(jìn)行了微調。在物理實(shí)現方面，Encounter®數字實(shí)現系統(EDI)和Innovus™實(shí)現系統為校正布局和布線(xiàn)提供了色彩感知雙曝光技術(shù)、并為14LPP設計規則和單元庫提供自定義設置、借以?xún)?yōu)化功率、性能和面積(PPA)。同時(shí)應用In-Design PVS DRC糾正和In-Design曝光熱點(diǎn)糾正方案可以幫助設計人員減少設計的反復次數并使得設計變得容易。對于簽收，新的流程功能集成了Quantus QRC 參數提取和Tempus時(shí)序簽收解決方案。EDI和Innovus的集成則允許Quantus和Tempus在布線(xiàn)過(guò)程中早期引入先進(jìn)的工藝模型，以獲得更佳時(shí)序收斂并加快完成設計。Encounter Conformal®等效檢查隱含在設計流程的多個(gè)階段。Voltus的功率和EMIR分析、獨立物理驗證、以及曝光熱點(diǎn)檢測也都隱含在參考流程之中。該參考流程提供了Cadence工具套件和GLOBALFOUNDRIES 14LPP工藝的指導方法，旨在確保設計人員用最少的學(xué)習時(shí)間最大限度地突出PPA的好處。

　　如同應用在前一代工藝技術(shù)節點(diǎn)的出帶，入門(mén)套件使用Mentor Graphics Calibre®工具集來(lái)簽收。在14nm入門(mén)套件中，Calibre nmDRC™和Calibre MultiPatterning產(chǎn)品用于層分解、DRC驗證和金屬填充，而Calibre nmLVS™產(chǎn)品用于邏輯驗證。

　　作為行業(yè)最先進(jìn)的技術(shù)之一，GLOBALFOUNDRIES 的14nm FinFET為高容量、高性能和低功耗SoC設計提供了一個(gè)理想的解決方案。14nm FinFET在高性能和低功耗特性上遠超包括28nm在內的前代工藝，為滿(mǎn)足不斷增長(cháng)的市場(chǎng)需求提供了理想的技術(shù)。 不僅如此，14nm FinFET還憑借其優(yōu)越的低功率、高性能和小面積的特點(diǎn)給客戶(hù)帶來(lái)了成本優(yōu)勢。

　　GLOBALFOUNDRIES 14nm FINFET 技術(shù)已經(jīng)開(kāi)始出產(chǎn)品，并將如期在2015年支持來(lái)自客戶(hù)的多種產(chǎn)品的試產(chǎn)和產(chǎn)量。

　　通過(guò)GLOBALFOUNDRIES設計合作伙伴的生態(tài)系統，設計人員將獲得系統設計、嵌入式軟件設計、SOC設計與驗證，以及物理實(shí)現等廣泛的服務(wù)。這包括設計自動(dòng)化(EDA)和驗證過(guò)的IP模塊的設計流程、單元庫等、工藝設計工具包(PDK)和技術(shù)支持文件等仿真與驗證設計工具。