3D 晶體管的轉變

從 2011 年開(kāi)始，英特爾和其他領(lǐng)先的半導體行業(yè)實(shí)現了顯著(zhù)的技術(shù)轉型。該行業(yè)首次開(kāi)始生產(chǎn)三維晶體管——主要稱(chēng)為鰭式場(chǎng)效應晶體管（FinFET）。

平面

幾十年來(lái)，半導體行業(yè)的構建模塊是金屬氧化物半導體場(chǎng)效應晶體管或 MOSFET。這種晶體管在反相器、與非門(mén)和 SRAM 單元等數字電路中非常常見(jiàn)。它由位于連接源極和漏極的通道頂部的柵極組成。

源極和漏極基本上只是摻雜有其他元素原子的硅區域，用于提供或接收電子。兩者之間還有一層薄薄的絕緣層——通常由氧化硅制成。閘門(mén)本身并不穿過(guò)通道。

除了這個(gè)柵極及其絕緣層之外，整個(gè)東西都是平坦的或平面的。該柵極可以允許電子沿著(zhù)溝道從源極移動(dòng)到漏極。關(guān)閉柵極，電子流動(dòng)停止。

經(jīng)典縮放

在半導體行業(yè)的最初幾十年里，新的工藝節點(diǎn)只需縮小晶體管的物理尺寸并將更多晶體管塞到芯片上即可實(shí)現性能、功耗和面積增益，這稱(chēng)為經(jīng)典縮放。集成電路工作得更好，因為電信號在每個(gè)晶體管之間傳播的距離更短。

正如 IBM 研究人員 Robert Dennard 在 1974 年提出的那樣，第二個(gè)但同樣重要的好處是，這些較小的晶體管也使用更少的功率。摩爾定律推動(dòng)半導體行業(yè)每三年將晶體管的線(xiàn)性尺寸減少一半。20 世紀 80 年代，尺寸首次降至 1 微米以下。

泄漏

大約在那個(gè)時(shí)候，人們開(kāi)始注意到他們的晶體管開(kāi)始表現得有點(diǎn)奇怪。隨著(zhù)晶體管的物理尺寸縮小，源極和漏極變得越來(lái)越靠近。柵極和溝道之間的絕緣層變得更薄，為 1.2 納米或 5 個(gè)原子寬，而且通道本身也變得更細。

這樣，柵極對電流從源極到漏極的控制就會(huì )變弱。然后基本上發(fā)生的是電流從源極流向漏極時(shí)「潛入柵極下方」。即使閘門(mén)關(guān)閉，電流也可以可以穿過(guò)離柵極最遠的溝道部分，或者在某些情況下甚至穿過(guò)硅襯底本身。這被稱(chēng)為「短溝道效應」，到 20 世紀 90 年代中期（350 納米工藝節點(diǎn)），它已成為一個(gè)嚴重的工業(yè)問(wèn)題。

除了不可預測的行為之外，還存在嚴重的功耗問(wèn)題。這種泄漏意味著(zhù)這些較小的晶體管不遵循登納德縮放比例。

按照事情的發(fā)展方式，晶體管在「關(guān)閉」狀態(tài)下消耗的能量與「開(kāi)啟」狀態(tài)下消耗的能量一樣多。這是因為消費電子產(chǎn)品開(kāi)始變得更加便攜，從而對電源效率提出了更高的要求。

研究人員很快意識到他們正在打一場(chǎng)必敗之仗。經(jīng)典 MOSFET 結構有一個(gè)最終終點(diǎn)，實(shí)際的最終尺寸限制在 20 納米左右。1996 年，憑借 250 納米的領(lǐng)先優(yōu)勢，美國國防部高級研究計劃局（DARPA）意識到該行業(yè)沒(méi)有 2002 年（5 年后）之后的長(cháng)期計劃。他們呼吁提出有關(guān) 25 納米以下器件的研究提案，名為 25 納米開(kāi)關(guān)。

25 納米開(kāi)關(guān)

DARPA 收到了來(lái)自 IBM、AT&T，當然還有斯坦福大學(xué)的 10-12 份提案。然而，所有這些都只是原始 MOSFET 結構的延伸。這不是 DARPA 想要的。他們想要一些雄心勃勃且可行的東西。

獲勝者來(lái)自加州大學(xué)伯克利分校胡正明教授領(lǐng)導的團隊。胡教授于 1976 年加入伯克利分校。早期，他研究了混合動(dòng)力汽車(chē)等能源主題。但里根政府上臺后，美國政府的資金很快就枯竭了，里根政府轉向半導體研究。

1982 年，胡先生休假到美國國家半導體工作。在那里，他有機會(huì )從前線(xiàn)看到平面晶體管的終結。在聽(tīng)說(shuō) DARPA 向伯克利分校的一位教員征集提案后，他召集了一批工作人員，并在一周內提出了最終提交的提案。該提案題為「太比特級電子器件的 25 nm FET 的新穎制造、器件結構和物理原理」，提出了兩個(gè)想法，都集中在讓柵極更好地控制通道本身的想法。

第一種稱(chēng)為全耗盡絕緣體上硅或 FD-SOI。如果電子使用硅基板不適當地移動(dòng)，那么我們會(huì )在硅基板頂部添加一層新的絕緣層以防止這種情況發(fā)生。

FDSOI 取得了一定的成功。業(yè)界已將其用于模擬或電力電子等特定用途。第二個(gè)想法是胡教授在一次長(cháng)途飛行中勾勒出來(lái)的——FinFET。

FinFET 崛起

正如前面提到的，重點(diǎn)是讓門(mén)能夠更好地控制通道。

傳統的平面源極、漏極和溝道都是平坦的，大門(mén)位于其頂部。FinFET 將平面源極、漏極和溝道轉向一側，使其升起至周?chē)鷧^域上方，并賦予其 3D 鯊魚(yú)鰭外觀(guān)。然后將門(mén)包裹在通道的頂部和側面，而不是僅僅坐在通道的頂部。

FinFET 的主要優(yōu)點(diǎn)是它允許柵極在三個(gè)側面環(huán)繞溝道。相比之下，舊平面晶體管上的柵極僅覆蓋一側的溝道。此外，FinFET 的物理占用空間也更小。這意味著(zhù)我們可以繼續將更多的它們填充到同一塊平面上。

這不是什么新主意了。之前曾提出過(guò)兩個(gè)概念上相似的提案，但這些想法都沒(méi)有被實(shí)施或變成真正的發(fā)明。

第一個(gè)來(lái)自日立公司的研究員 D. Hisamoto。早在 1990 年，他就提出了將柵極包裹在溝道周?chē)⒅谱?3D 晶體管的想法。他的論文將其稱(chēng)為「完全耗盡精益溝道晶體管」或 DELTA。久本則受到德州儀器 (TI) 在 20 世紀 80 年代發(fā)表的一篇呼吁「溝槽晶體管」的論文的啟發(fā)。

發(fā)明

如果沒(méi)有執行，這個(gè)概念就毫無(wú)用處，沒(méi)有人知道這些晶體管是否可以擴展到 25 納米或更小的世界。因此，在 DARPA 的資金支持下，胡先生和他的團隊花了四年時(shí)間制作了一個(gè)可工作的 FinFET 器件的原型。

至關(guān)重要的是，該團隊可以自由地追求這一長(cháng)期目標，但也有能力利用私營(yíng)和公共部門(mén)的不尋常資源。這包括斯坦福大學(xué)和勞倫斯伯克利國家實(shí)驗室的設備和設施。

2001 年，DARPA 項目進(jìn)入尾聲，胡的團隊公布了他們的研究結果。人們很快意識到 FinFET 是一項巨大的創(chuàng )新技術(shù)。但同樣重要的是，FinFET 并沒(méi)有太大的破壞性。該團隊確保仍然可以使用傳統的光刻和蝕刻工具來(lái)制造它。

這樣，半導體行業(yè)就可以獲得其想要的更好的性能和功效，而無(wú)需放棄數十億美元的設備和數十年的經(jīng)驗。

應變工程

即便如此，半導體行業(yè)仍然是一個(gè)保守的行業(yè)。FinFET 發(fā)布后，他們并沒(méi)有立即采用，而是選擇了短期措施來(lái)避免 MOSFET 的末日。

對于 2000 年代初的 90 至 45 納米節點(diǎn)，業(yè)界采用了基于應變或應力的工程。在這里可以將「應變」硅層添加到通道中，通常位于硅-鍺緩沖層的頂部。

應變，意味著(zhù)硅的晶體原子層被拉伸。這有助于提高電子穿過(guò)通道時(shí)的移動(dòng)速度。這也不容易做到，需要工程師使用外延生長(cháng)這些應變硅層。

高 K 金屬柵極

然后，在 2009 年至 2010 年的 28 納米工藝節點(diǎn)，英特爾及其團隊在其晶體管中實(shí)施了一種新型柵極。這被稱(chēng)為高 K 金屬柵極。

還記得柵極和溝道之間有一層二氧化硅絕緣層嗎？對于高 K 金屬柵極，我們用氧化鉿等高 K 金屬制成的一層取代了二氧化硅層。這種高 K 值（相對于傳統二氧化硅而言較高）使相反的電荷在其所屬位置彼此分開(kāi)。

這個(gè)概念也不容易實(shí)現。這導致了「Gate First or Gate Last」困境，導致行業(yè)分裂，并使得大量半導體制造商失去了領(lǐng)先優(yōu)勢。

是時(shí)候轉向 3D 了。

三門(mén)

對于 28 納米（22 納米）之后的下一個(gè)大節點(diǎn)，英特爾選擇實(shí)施一種 3D 設備，他們稱(chēng)之為三柵晶體管。

Tri-Gate 是原始 FinFET 的后代。最初的裝置在鰭周?chē)膬蓚€(gè)側壁上各有兩個(gè)柵極，稱(chēng)為雙柵極 FinFET。

隨著(zhù)時(shí)間的推移，業(yè)界發(fā)現這些選擇不會(huì )產(chǎn)生效果。他們對其進(jìn)行了修改，以創(chuàng )建英特爾最終交付的產(chǎn)品，鰭的所有三個(gè)暴露側面上都有三個(gè)柵極層。

因此，三門(mén)形容詞。無(wú)論如何，大多數人和我一樣將它們稱(chēng)為 FinFET。

過(guò)渡

從原型到批量生產(chǎn)始終充滿(mǎn)挑戰。翅片的幾何形狀（寬度、高度等）以及翅片之間的間距（稱(chēng)為翅片間距）對其整體性能起著(zhù)重要作用。這些都非常細節，在 20 納米或更小的工藝節點(diǎn)上，鰭片的寬度僅為 10 納米。

鰭片間距約為 60 納米。數以百萬(wàn)計的納米級翅片的制造必須具有極小的變化。與一系列新的多重圖案技術(shù)同時(shí)出現，這是極其困難的。繼英特爾之后，所有代工廠(chǎng)都在努力擴大其首款 FinFET 產(chǎn)品的良率，從而導致了延誤。

臺積電和三星終于在 2013 年憑借他們所謂的 16/14 納米工藝實(shí)現了跨越。GlobalFoundries 于 2014 年加入了自己的 14 納米工藝，他們從三星獲得了工藝許可。

全柵 Gate All Around

FinFET 在 N7 和 N5 代中表現良好。但最近這些也正在失去效力。代工廠(chǎng)正在盡一切努力來(lái)提高性能——例如，使鰭越來(lái)越高——但最終需要一套新的架構。業(yè)界已決定采用 Gate all around 作為新架構。

FinFET 工作得更好，因為它的柵極覆蓋了通道上更多的表面積，以便更好地控制。周?chē)拈T(mén)通過(guò)完全包圍通道，甚至從以前不是的底部，進(jìn)一步推進(jìn)了這個(gè)想法。將柵極完全包裹在通道周?chē)€意味著(zhù)我們可以在多個(gè)通道（或納米線(xiàn)）通過(guò)柵極時(shí)將它們堆疊在一起，很完美。

2022 年 6 月，三星開(kāi)始發(fā)售采用全柵 FET 的 3 納米工藝。臺積電在其即將推出的 N3 工藝節點(diǎn)中堅持使用 FinFET。但他們將在下一個(gè)重大節點(diǎn)步驟 N2 中采用 Gate-all-around，該節點(diǎn)正在寶山建設中。

結論

這些 3D 晶體管是一個(gè)技術(shù)奇跡。但它們的價(jià)格并不便宜。FinFET 復雜的結構增加了成本，這意味著(zhù) 28 納米（最后一個(gè)平面柵極）是每個(gè)柵極成本停止下降并再次開(kāi)始上升的點(diǎn)。

當只能向下蝕刻時(shí)，如何在納米線(xiàn)之間建立間隙？該解決方案涉及超晶格和一種稱(chēng)為原子層沉積的新方法。這些新結構使得除了最大的公司之外的所有公司都無(wú)法在經(jīng)濟上取得領(lǐng)先優(yōu)勢。在最近的一次采訪(fǎng)中，ASML 的首席技術(shù)官表示，他認為我們已經(jīng)到達了光刻技術(shù)的極限。不是因為技術(shù)，而是因為經(jīng)濟可行性。