FinFET并非半導體演進(jìn)最佳選項

　　在歷史上，半導體產(chǎn)業(yè)的成長(cháng)仰賴(lài)制程節點(diǎn)每一次微縮所帶來(lái)的電晶體成本下降;但下一代晶片恐怕不會(huì )再伴隨著(zhù)成本下降，這將會(huì )是半導體產(chǎn)業(yè)近20~30年來(lái)面臨的最嚴重挑戰。

　　具體來(lái)說(shuō)，新一代的20奈米塊狀高介電金屬閘極(bulk high-K metal gate，HKMG) CMOS制程，與16/14奈米 FinFET 將催生更小的電晶體，不過(guò)每個(gè)邏輯閘的成本也將高出目前的28奈米塊狀HKMG CMOS制程。此成本問(wèn)題部分源自于在新制程節點(diǎn)，難以維持高參數良率(parametric yields)以及低缺陷密度(defect density)。

　　20奈米節點(diǎn)在達到低漏電方面有困難，是因為在摻雜均勻度(doping uniformity)、線(xiàn)邊緣粗糙度(line edge roughness)以及其他物理性參數的控制上遭遇挑戰，那些參數對制程中的細微變化都十分敏感。此外20奈米節點(diǎn)對雙重圖形(double patterning)的需求，也帶來(lái)了比28奈米更高的每片晶圓成本。

　　16/14奈米 FinFET 制程節點(diǎn)與20奈米節點(diǎn)采用相同的導線(xiàn)結構，因此晶片面積只比20奈米節點(diǎn)小了8~10%;該制程節點(diǎn)也面臨與應力控制、疊對(overlay)，以及其他與3D結構的階梯覆蓋率(step coverage)、制程均勻度相關(guān)的因素。

　　半導體各個(gè)制程節點(diǎn)的每閘成本估計

　　成本問(wèn)題將會(huì )永久存在，因為隨著(zhù)28奈米塊狀CMOS制程日益成熟，晶圓折舊成本(depreciation cost)將比產(chǎn)量爬升與初始高量產(chǎn)階段下滑60~70%，因此28奈米塊狀HKMG CMOS制程的每閘成本將會(huì )比FinFET低得多，甚至到2017年第四季也是一樣。而20奈米HKMG制程也將在2018或2019年折舊成本下滑時(shí)，面臨類(lèi)似的發(fā)展趨勢。

　　塊狀CMOS制程與FinFET制程的每閘成本估計

　　資料顯示，FinFET制程能應用在高性能或是超高密度設計，但用在主流半導體元件上卻不符合成本效益;因此半導體產(chǎn)業(yè)界面臨的問(wèn)題是，晶圓代工業(yè)者所推動(dòng)的技術(shù)與客戶(hù)的需求之間并不協(xié)調。這種情況沒(méi)有結束的跡象，當半導體制程微縮到10奈米與7奈米節點(diǎn)，將會(huì )承受產(chǎn)業(yè)界還未充分準備好因應的額外晶圓制程挑戰。

　　尋求解決之道

　　要降低半導體未來(lái)制程節點(diǎn)的電晶體與邏輯閘成本，產(chǎn)業(yè)界有四條主要的解決之道：

　　1. 采用新元件結構

　　選項之一是全空乏絕緣上覆矽(fully depleted silicon-on-insulator，FD SOI)，能帶來(lái)比塊狀CMOS與FinFET制程低的每閘成本以及漏電。

　　2. 采用18寸晶圓

　　18寸(450mm)晶圓面臨的主要挑戰，是該選擇在哪個(gè)制程節點(diǎn)進(jìn)行轉換;一個(gè)可能的情況是10奈米與7奈米節點(diǎn)。不過(guò)，18寸晶圓與超紫外光微影不太適合在同一個(gè)制程節點(diǎn)啟用，這讓問(wèn)題變得復雜化。

　　一座18寸晶圓廠(chǎng)要在7奈米節點(diǎn)達到每月4萬(wàn)片晶圓的產(chǎn)量，成本將高達120億到140億美元，而且必須要在短時(shí)間之內迅速達到高產(chǎn)量，否則折舊成本將帶來(lái)大幅的虧損。這樣的一座晶圓廠(chǎng)會(huì )需要生產(chǎn)能迅速達到高產(chǎn)量的晶片產(chǎn)品。要克服這些挑戰需要付出很多努力，但全球只有很小一部分半導體業(yè)者有能力做到;估計18寸晶圓將在2020年開(kāi)始量產(chǎn)。

　　3. 強化實(shí)體設計與可制造性設計技術(shù)

　　復雜的16/14奈米FinFET設計成本可能高達4億美元以上，而要改善參數良率可能還要付出1億或2億美元;這意味著(zhù)只有非常少數的應用能負擔得起，因為產(chǎn)品營(yíng)收必須要是設計成本的十倍。此外，那些設計需要在12個(gè)月之內完成，才能支援如智慧型手機等市場(chǎng)周期變化快速的終端應用。

　　4. 利用嵌入式多核心處理器上的軟體編程能力

　　可編程架構預期將會(huì )被擴大采用，但嵌入式FPGA核心的耗電量與成本都很高，軟體客制化則需要相對較程的時(shí)間，才能針對復雜的任務(wù)進(jìn)行開(kāi)發(fā)與除錯。軟體開(kāi)發(fā)工具需要強化，但進(jìn)展速度緩慢。