基于FPGA的c點(diǎn)陣顯示系統設計

2. 移位時(shí)鐘模塊

移位時(shí)鐘CP信號的產(chǎn)生，根據屏幕分辨率 256*800，刷新頻率為60HZ，掃描方式為 1/32，則移位頻率為 32*800*60=1.5MHZ。其中 32為掃描方式，32行共用一列驅動(dòng)模塊。60為刷新頻率，所以移位時(shí)鐘 CP 用時(shí)鐘分頻電路來(lái)實(shí)現即可。

3. 灰度控制時(shí)鐘

由于采用 BHL2000專(zhuān)用驅動(dòng)芯片，其灰度控制時(shí)鐘是通過(guò)計算由 FPGA產(chǎn)生的。根 據32*32 的點(diǎn)陣，其刷新頻率為 60HZ 則點(diǎn)頻為 60*32*32=60KHZ ，其行頻為點(diǎn)頻 /32=2KHZ ，所以灰度控制時(shí)鐘頻率為256*2k=512KHZ。

（二）存儲器控制模塊

根據 LED顯示屏的大小，可以確定存儲器的容量和讀寫(xiě)速度，存儲采用分色順序方式存儲。存儲最少存一幀的數據，容量為 256*800=200KB，選六片容量為256K的SRAM 即可。由于調試時(shí)選用的是32*32的點(diǎn)陣屏，不需要這么大的容量，只是在 FPGA 內部實(shí)現了SRAM，為了方便看 LED顯示的結果，就在 FPGA 實(shí)現了ROM，里面固定的存儲了一些信息，證明 LED的顯示是否和ROM 里的內容一樣。

（三）顯示屏的驅動(dòng)單元

1. 行驅動(dòng)模塊 三、FPGA 開(kāi)發(fā)流程

系統程序設計是采用的 Verilog語(yǔ)言輸入方式，設計所用的軟件為 QuartusII軟件。

Altera 公司的 QuartusII 設計軟件提供最全面的 FPGA, CPLD 和結構化 ASIC 設計流程，結合多種可直接進(jìn)行設計應用的知識產(chǎn)權(IP)內核，可以使設計效率 有很大提高。該軟件提供完整的多平臺設計環(huán)境，擁有 FPGA 和 CPLD 設計的所有 階段的解決方案，可以很好的滿(mǎn)足特定設計的需要。

本文作者創(chuàng )新點(diǎn)：大屏幕 LED點(diǎn)陣顯示系統采用可編程邏輯器件 FPGA來(lái)實(shí)現，可以實(shí)現在系統可編程(ISP)，用戶(hù)可以在自己設計的目標系統中或電路板上重構邏輯器件編程或反復改寫(xiě)，從而實(shí)現了硬件設計與修改軟件化，縮短了開(kāi)發(fā)周期，經(jīng)濟效益明顯，增加了設計靈活性，使得整個(gè)系統的性能得以進(jìn)一步提高。