FPGA“獨孤求敗”？ 架構創(chuàng )新與工藝提升并行

走在工藝領(lǐng)先前列的FPGA有些“獨孤求敗”的感覺(jué)：集成度的大幅躍升，功能模塊如DSP、收發(fā)器的更上臺階，通過(guò)集成ARM核來(lái)拓展未曾染指的嵌入式市場(chǎng)，加快替代ASIC/ASSP之勢不減，似乎已經(jīng)“笑傲江湖”。但此FPGA終究非彼FPGA，仍存在難以逾越的“關(guān)卡”如功耗、器件利用率等。如今，賽靈思宣布在20nm工藝節點(diǎn)發(fā)布第一個(gè)ASIC級可編程架構UltraScale，以前FPGA對ASIC的侵襲之勢不減，這次為何“化干戈為玉帛”走向融合?

ASIC級勢在必行

大量總線(xiàn)布置以及系統功耗管理方面的挑戰與日俱增，要從根本上提高通信、時(shí)鐘、關(guān)鍵路徑以及互聯(lián)性能。

隨著(zhù)需要極高數據速率的400G OTN、LTE/LTE-A、4K2K和8K視頻處理以及數字陣列雷達等新生代系統的不斷涌現，FPGA中大量總線(xiàn)布置以及系統功耗管理方面的挑戰與日俱增，單靠FPGA的傳統“做法”已然心力不逮。

賽靈思全球高級副總裁湯立人說(shuō)，解決上述挑戰并非僅是改善單個(gè)器件性能或增加模塊數量這么簡(jiǎn)單，而是要從根本上提高通信、時(shí)鐘、關(guān)鍵路徑以及互聯(lián)性能，才可滿(mǎn)足高性能應用如海量數據流和智能數據包、DSP和圖像處理等方面的要求，這需要架構和工藝的雙重創(chuàng )新來(lái)應對。而借助ASIC源于“他山之石可以攻玉”的想法，賽靈思最新開(kāi)發(fā)的UltraScale架構實(shí)現了在完全可編程架構中應用尖端的ASIC技術(shù)，從而讓產(chǎn)品在功耗等性能方面拉近和ASIC產(chǎn)品的距離，而這是此前FPGA產(chǎn)品進(jìn)入原有ASIC市場(chǎng)的最大障礙。

借助于臺積電的20nm工藝，也讓賽靈思的FPGA架構創(chuàng )新有了“立錐之地”。湯立人提到，最新開(kāi)發(fā)的UltraScale架構能從20nm平面FET結構擴展至16nm鰭式FET晶體管技術(shù)甚至更高的技術(shù)，同時(shí)還能從單芯片擴展到3D IC?！爱斂蛻?hù)采用UltraScale架構的FPGA，并通過(guò)Vivado設計套件進(jìn)行協(xié)同優(yōu)化后，其產(chǎn)品將比對手提前一年實(shí)現1.5倍至2倍的系統級性能和可編程集成，將進(jìn)一步加快替代ASIC/ASSP?！?湯立人指出。

基于UltraScale架構的產(chǎn)品首先推出的是Artix和Virtex系列，與之配合的Vivado設計套件早期試用版也已推出，同時(shí)UltraScale架構也將用于下一代的Zynq系列并將擴展到16nm工藝的產(chǎn)品。

優(yōu)化方案破解瓶頸

在布線(xiàn)、時(shí)鐘歪斜、關(guān)鍵路徑和功耗方面，采用各種優(yōu)化手段，實(shí)現ASIC級的FPGA。

將ASIC融合到FPGA中并不是輕而易舉的事，要創(chuàng )建邏輯、運行驗證、設計分區等，賽靈思通過(guò)各種優(yōu)化手段來(lái)“各個(gè)擊破”。

在布線(xiàn)方面，湯立人透露，雖然在28nm工藝下FPGA產(chǎn)品可達到數十萬(wàn)甚至上百萬(wàn)的邏輯單元，但因為普遍存在的數據擁塞等問(wèn)題，實(shí)際的器件利用率只能達到70%~80%。在最新的UltraScale架構中，賽靈思采用了一種更智能的布線(xiàn)方式，引入類(lèi)似高速公路設計中的快速通道理念，通過(guò)對整體邏輯單元的更合理布局形成一些快速通道，減少了對很多作為中間布線(xiàn)通道的邏輯單元的浪費，從而讓更多的邏輯單元能夠發(fā)揮更重要的系統功能的作用?！敖?jīng)這種布線(xiàn)優(yōu)化后，器件利用率可達到90%，且不降低性能或增加系統時(shí)延?！睖⑷酥赋?。

而時(shí)鐘歪斜問(wèn)題在系統需要512位到2048位寬度的總線(xiàn)時(shí)越發(fā)凸顯。而UltraScale架構采用類(lèi)似ASIC時(shí)鐘功能，幾乎可將時(shí)鐘布置到芯片的任何地方，不但消除了放置方面的眾多限制，還能夠在系統設計中實(shí)現大量獨立的高性能低歪斜時(shí)鐘資源，使系統級時(shí)鐘歪斜大幅降低達50%，而這正是新一代應用的關(guān)鍵要求之一。