300層之后，3D NAND的技術(shù)路線(xiàn)圖

增加 3D NAND 閃存密度的方法正在發(fā)生變化。這是因為支持傳統高密度技術(shù)的基本技術(shù)預計將在不久的將來(lái)達到其極限。2025 年至 2030 年間，新的基礎技術(shù)的引入和轉化很可能會(huì )變得更加普遍。

英特爾原型設計的 3D NAND 閃存，采用 5 位/單元 (PLC) 多級存儲技術(shù)。每個(gè)硅片的存儲容量為 1.67Tbit，為有史以來(lái)最大的。

自 2013 年 3D NAND 閃存開(kāi)始商業(yè)化生產(chǎn)以來(lái)，存儲密度以每年 1.41 倍左右的速度持續提升。從國際會(huì )議 ISSCC 上展示的原型硅芯片來(lái)看，2014 年存儲密度為每平方毫米 0.93 Gbit，但 2024 年將達到每平方毫米 28.5 Gbit。簡(jiǎn)單對比一下，10 年間存儲密度增加了 30.6 倍。

NAND 閃存存儲密度的變化（2011-2024）

提高 3D NAND 閃存存儲密度的四項基本技術(shù)

迄今為止，3D NAND 閃存的存儲密度主要通過(guò)采用四種基本技術(shù)來(lái)提高。分別是「高層化」「多值化」、「布局變更（存儲單元陣列和 CMOS 外圍電路的單片層疊）」、「微細化（縮短橫向尺寸）」等。

這四種方法中，進(jìn)步最大的恐怕就是「高層化」了。通過(guò)增加在垂直于硅襯底表面的方向上布置和連接的存儲單元 (單元晶體管) 的數量，或者通過(guò)增加堆疊的單元晶體管的字線(xiàn) (柵電極) 的數量來(lái)增加每硅面積的存儲密度。

2013 年宣布開(kāi)發(fā)和商業(yè)化時(shí)，層壓層數為 24 層，從今天的角度來(lái)看，這似乎很小。盡管如此，當時(shí)的制造極其困難，業(yè)內人士傳言，第二年決定開(kāi)始商業(yè)化生產(chǎn)的三星電子的制造良率還不到一半。

之后，堆棧的數量迅速增加。四年后，即 2017 年，這個(gè)數字翻了兩番，達到 96 個(gè)。八年后，即 2022 年，達到了 238 層，大約增加了 10 倍，而次年，即 2023 年，則突破了 300 層。

由于增強型多級存儲器，存儲器密度是平面 NAND 的 1.5 至 2 倍

簡(jiǎn)單對比一下，「高層化」對存儲密度的貢獻「10 年大約是 10 倍」。然而，正如已經(jīng)提到的，實(shí)際上，這個(gè)數字在 10 年內增加了大約 30 倍。其余三倍的金額是通過(guò)其他基礎技術(shù)實(shí)現的。

一個(gè)代表性的例子是「多值」。平面（2D）NAND 閃存中開(kāi)始引入的多級存儲一直以 2 位/單元（MLC）方法為主，而 3 位/單元（TLC）方法仍然處于邊緣地位。除了 3D NAND 閃存的第一個(gè)原型是 MLC 之外，TLC 從一開(kāi)始就成為主流。與平面 NAND 閃存相比，存儲密度提高了 1.5 倍。

3D NAND 閃存進(jìn)一步發(fā)展了多級存儲技術(shù)，并將 4bit/cell（QLC）方法投入實(shí)際應用。這相當于平面 NAND 閃存 (MLC) 存儲密度的兩倍，是現有 3D NAND 閃存 (TLC) 存儲密度的 1.33 倍。

字線(xiàn)層數（橫軸）與存儲密度（縱軸）之間的關(guān)系。TLC（3 位/單元）方法和 QLC（4 位/單元）方法之間的存儲密度存在明顯差異。

改變布局的巨大威力

我們能夠確認，通過(guò)「高層化」和「多值（強化）」，存儲密度將增加 10 倍×2 倍（最大）或 20 倍。當達到「30 倍」時(shí)，剩下的就是「1.5 倍」。這就是第三個(gè)基本技術(shù)「布局改變（存儲單元陣列和 CMOS 外圍電路的單片堆疊）」發(fā)揮作用的地方。

思路很簡(jiǎn)單，在變更布局之前，存儲器單元陣列和 CMOS 外圍電路在硅芯片上并排布局。存儲器單元陣列的下部有硅基板，但沒(méi)有制造電路。它被稱(chēng)為「空地」。通過(guò)在該空余空間中形成 CMOS 外圍電路，將減少硅面積。當然，可以通過(guò)僅在存儲單元陣列下方形成一些而非全部 CMOS 外圍電路來(lái)增加存儲密度。換句話(huà)說(shuō)，存儲密度的提高速度是由布局決定的。

例如，東芝存儲器（現 Kioxia）與西部數據（以下簡(jiǎn)稱(chēng) WD）聯(lián)合開(kāi)發(fā)團隊在 2019 年國際會(huì )議 ISSCC 上公布的 3D NAND 閃存，其存儲單元陣列具有兩個(gè)平面（劃分數）除了將平面數量從 1 個(gè)增加到 4 個(gè)之外，大部分 CMOS 外圍電路都形成在存儲單元陣列正下方的硅襯底上。注意，增加平面分割的數量的目的是提高操作速度或者緩解操作速度的下降。

增加平面劃分的數量會(huì )增加行 (ROW) 解碼器和列 (COLUMN) 解碼器的數量并增加硅面積。東芝內存-WD 聯(lián)盟表示，從 2 個(gè)平面改為 4 個(gè)平面將使硅芯片面積增加 15%。

如果將 CMOS 外圍電路直接布置在存儲單元陣列下方，則硅芯片面積的增加可以保持在僅 1%。簡(jiǎn)單計算一下，存儲密度提升了 12% 左右。

將 CMOS 外圍電路放置在存儲單元陣列下方的布局更改（左）及其結果（右）。如果簡(jiǎn)單地將 2 個(gè)平面改為 4 個(gè)平面，硅面積就會(huì )增加 15%，但實(shí)際上硅面積僅增加了 1%。

橫向「細化」雖小，作用卻很大

剩下的就是「小型化（縮短橫向尺寸）」。具體而言，垂直溝道 (存儲器通孔) 的間距減小。雖然效果很大，但制造本身卻極其困難。當從當前一代過(guò)渡到下一代時(shí)，存儲器通孔的間距保持不變的情況并不少見(jiàn)。

3D NAND 閃存開(kāi)發(fā)商的單位單元面積（左：相當于垂直通道的尺寸）和單位單元體積（右：相當于單元的垂直厚度和橫向尺寸的乘積）。橫軸是堆疊單元（字線(xiàn)）的數量（對應技術(shù)代數）。增加堆疊層數（建造高層建筑）并不一定等于減少面積和體積。反之，則可能會(huì )增加。

使用傳統技術(shù)的高密度限制

隨著(zhù)存儲密度的增加，這些傳統技術(shù)在技術(shù)上變得更加困難。開(kāi)發(fā)下一代 3D NAND 閃存就像攀登永無(wú)止境的斜坡，隨著(zhù)進(jìn)步，角度也會(huì )越來(lái)越大。

各大 NAND Flash 公司自開(kāi)發(fā)以來(lái)，經(jīng)過(guò)反復的換代，目前的世代已經(jīng)達到了第 6 代至第 8 代。斜坡已經(jīng)變得相當陡峭，公司正在認真尋找替代路線(xiàn)。

讓我們簡(jiǎn)要討論一下每項基本技術(shù)的問(wèn)題。

第一步是「高層化」。由于字線(xiàn)提取區域的擴大而導致效率降低，由于層數增加（垂直劃分存儲單元陣列的單元）而導致對準難度增加，工藝步驟數量增加以及字線(xiàn)變細。其中包括字線(xiàn)電阻的增加（一種緩解高層結構導致的存儲器通孔深寬比增加的方法）、上下相鄰單元之間的電干擾增加以及字線(xiàn)數量的減少。

單元晶體管柵極（字線(xiàn)）節距（垂直方向）與字線(xiàn)堆疊數量之間的關(guān)系。減少字線(xiàn)間距（更細的字線(xiàn)），同時(shí)增加字線(xiàn)堆疊的數量。

接下來(lái)我們來(lái)說(shuō)說(shuō)「多層次」的局限性。多級存儲技術(shù)有一個(gè)固有的弱點(diǎn)，即隨著(zhù)位數的增加，效率下降，技術(shù)難度迅速增加。

從 1 位/單元 (SLC) 到 2 位/單元 (MLC) 的轉變原則上使存儲密度加倍。在隨后從 MLC 到 3 位/單元 (TLC) 的轉變中，存儲密度的增長(cháng)率大幅降低至 1.5 倍。從 TLC 到 4bit/cell（QLC）的過(guò)渡中，存儲密度的增加率更低，為 1.33 倍。

另一方面，閾值電壓階躍的數量每 1 位加倍。TLC 有 8 個(gè)步驟（7 個(gè)步驟，不包括擦除），QLC 有 16 個(gè)步驟（15 個(gè)步驟，不包括擦除）。如果寫(xiě)入（編程）電壓范圍相同，則增加 1 位將使閾值電壓裕度減少一半。盡管 QLC 已經(jīng)商業(yè)化生產(chǎn)，但 PLC 的實(shí)際應用仍不清楚。

接下來(lái)是「布局變更（存儲單元陣列和 CMOS 外圍電路的單片堆疊）」。這種方法有兩個(gè)主要缺點(diǎn)。一是一旦在一代引入，即使在下一代引入，效果也保持不變。其次，由于存儲單元陣列是在形成 CMOS 外圍電路之后制造的，所以在存儲單元陣列工藝期間施加的熱處理降低了 CMOS 外圍電路的性能。換句話(huà)說(shuō)，存在運行速度降低的風(fēng)險。

CMOS 外圍電路的性能下降和存儲單元陣列的熱處理溫度之間存在折衷關(guān)系。外圍電路和單元陣列的性能很難同時(shí)優(yōu)化。此外，更高結構的進(jìn)步可能會(huì )進(jìn)一步惡化由于存儲單元陣列的熱處理而導致的外圍電路的性能惡化。

最后一步是小型化。當垂直溝道（存儲器通孔）做得更薄時(shí)，溝道電阻會(huì )增加。這導致單元晶體管的性能下降。垂直通道的直徑只能減小到一定程度。

突破高密度極限的基礎技術(shù)候選組

解決上述限制和問(wèn)題的基本技術(shù)已經(jīng)被提出，并且研究和開(kāi)發(fā)正在進(jìn)行，下面我們來(lái)介紹其中的一些。

將「超越高層化極限」的候選基礎技術(shù)包括將字線(xiàn)金屬從目前的鎢（W）改為電阻率較低的金屬（緩解字線(xiàn)電阻的增加），以及垂直溝道材料。由現在的多晶硅改為單晶硅（緩解溝道電阻的增加），將電荷俘獲柵極絕緣膜由現在的氮氧化物膜改為鐵電膜（不依賴(lài)于電子數量的介電膜）。除了目前存儲單元陣列各層之間的單片連接外，還將引入混合晶圓鍵合（緩解工藝難度的增加）。

將「超越多值技術(shù)極限」的基本技術(shù)候選包括將單元晶體管的存儲方法從當前的電荷陷阱技術(shù)改為浮動(dòng)柵極技術(shù)（緩解閾值電壓裕度降低）。

混合堆疊是一種候選基本技術(shù)，「超越了布局變化的限制（存儲單元陣列和 CMOS 外圍電路的單片堆疊）」。存儲單元陣列和 CMOS 外圍電路形成在不同的晶片上，并且將晶片接合在一起。這樣做的優(yōu)點(diǎn)是可以?xún)?yōu)化存儲單元陣列和 CMOS 外圍電路工藝。隨著(zhù)每個(gè)輸入/輸出引腳的傳輸速率超過(guò) 5 GT/s，引入混合堆疊的可能性就會(huì )增加。

擁有替代技術(shù)的候選者非常重要，即使它們不完整，以防當前技術(shù)達到其極限。3D NAND 閃存的高密度尚未達到極限。通過(guò)改進(jìn)新的基本技術(shù)，甚至可以達到 1,000 層。這完全取決于你能在多大程度上投入你的資源。