Chiplet之間如何通信？臺積電是這樣干的

最近日趨熱門(mén)的異構和multi-die  2.5D封裝技術(shù)推動(dòng)了一種新型的接口的產(chǎn)生，那就是超短距離（ultra-short reach ：USR），其電氣特性與傳統的印刷電路板走線(xiàn)有很大不同。長(cháng)而有損的連接需要使用SerDes IP的串行通信通道，而短距離接口則支持并行總線(xiàn)體系結構。

SerDes信號需要端接（50 ohm），以最大程度地減少反射并減少遠端串擾，從而增加功耗。2.5D封裝內的電氣短路接口無(wú)需端接。相比于“recovering”嵌入在串行數據流中的時(shí)鐘，并具有相關(guān)的時(shí)鐘數據恢復（CDR）電路面積和電源，這些并行接口可以使用更簡(jiǎn)單的“時(shí)鐘轉發(fā)”電路設計，以使得提供傳輸的時(shí)鐘信號帶有一組N個(gè)數據信號。

該接口的另一個(gè)優(yōu)點(diǎn)是，大大降低了芯片之間的靜電放電保護（ESD）的電路設計要求。內部封裝連接將具有較低的ESD電壓應力約束，從而節省了大量I / O電路面積（并顯著(zhù)減少了I / O寄生效應）。

2.5D封裝中裸片之間獨特的接口設計要求驅動(dòng)使用“小芯片”，因為不需要SerDes鏈接的全芯片設計開(kāi)銷(xiāo)。然而，迄今為止，已經(jīng)有很多用于這些USR接口的電路和物理實(shí)現方法。

在最近舉行的VLSI 2020研討會(huì )的邀請演講中，臺積電提出了他們關(guān)于并行總線(xiàn)，時(shí)鐘轉發(fā)架構的提案“ LIPINCON”，該架構是“l(fā)ow-voltage, in-package interconnect”的縮寫(xiě)。本文簡(jiǎn)要回顧了該演示文稿的重點(diǎn)。

短距離接口設計的關(guān)鍵參數是：

每個(gè)引腳的數據速率：取決于走線(xiàn)長(cháng)度/插入損耗，功耗，所需的電路時(shí)序裕度

總線(xiàn)寬度：帶有模塊化以定義子通道

能源效率：以pJ /位為單位，不僅包括I / O驅動(dòng)器/接收器電路，還包括任何其他數據預取/排隊和/或編碼/解碼邏輯

“Beachfront” （線(xiàn)性）和面積效率：測量小芯片上每個(gè)線(xiàn)性邊緣和面積周長(cháng)的總數據帶寬，即Tbps / mm和Tbps / mm ** 2；取決于信號凸點(diǎn)間距，以及2.5D基板上金屬再分布層的數量和間距，它定義了可以布線(xiàn)信號跡線(xiàn)的凸點(diǎn)行數–請參見(jiàn)下圖

延遲：另一個(gè)性能指標；數據傳輸啟動(dòng)與接收之間的時(shí)間，以傳輸周期的“單位間隔”為單位

架構師正在尋求最大程度地提高總數據帶寬（總線(xiàn)寬度*數據速率），同時(shí)實(shí)現非常低的每位功耗。無(wú)論小芯片接口是在多個(gè)處理器（或SoC）之間，處理器到內存還是處理器到I / O控制器功能之間，這些關(guān)鍵設計措施都適用。

物理信號的實(shí)現方式會(huì )有所不同，具體取決于封裝技術(shù)。具有硅中介層的2.5D封裝的信號RDL將利用可用的更精細的金屬間距（例如，TSMC的CoWoS）。對于利用重組芯片襯底嵌入芯片的多芯片封裝，RDL層要厚得多，間距要大（例如，TSMC的InFO）。下圖說(shuō)明了與CoWoS和InFO設計相關(guān)的典型信號走線(xiàn)屏蔽（和無(wú)屏蔽），以及相應的信號插入和遠端串擾損耗。

下圖示意性地說(shuō)明了臺積電LIPINCON IP定義的關(guān)鍵特性。

采用0.3V的低信號擺幅接口（也節省了功率）。

數據接收器使用帶有基準輸入的簡(jiǎn)單差分電路來(lái)設置開(kāi)關(guān)閾值（例如150mV）。

時(shí)鐘/選通信號與數據信號（子信道）一起轉發(fā)；接收器利用簡(jiǎn)單的延遲鎖定環(huán)（DLL）來(lái)“鎖定”該時(shí)鐘。

簡(jiǎn)而言之，DLL是一個(gè)獨特的電路，它由相同延遲單元的（偶數個(gè)）鏈組成。下圖顯示了延遲鏈的示例。通過(guò)調制輸入到各級輸入反相器（即“電流不足”的反相器）中的串聯(lián)nFET和pFET器件的電壓，可以動(dòng)態(tài)調節各級的開(kāi)關(guān)延遲。（其他延遲鏈實(shí)現會(huì )動(dòng)態(tài)修改每個(gè)級輸出上相同的電容負載，而不是調整每個(gè)級的內部晶體管驅動(dòng)強度。）

DLL中的“回路”由相位檢測器（帶低通濾波器的XOR型邏輯）形成，該檢測器將輸入時(shí)鐘與鏈的最終輸出進(jìn)行比較。輸入時(shí)鐘相對于鏈輸出的超前或滯后特性可調節逆變器控制電壓。因此，鏈的總延遲與輸入時(shí)鐘緊密相關(guān)。DLL鏈中每一級的（相等）延遲提供對應于輸入時(shí)鐘信號特定相位的輸出。使用適當的相位輸出在接收器觸發(fā)器中捕獲并行數據，這是一種補償接口上任何數據到時(shí)鐘偏移的方法。

臺積電IP團隊針對SoC到內存接口的特定情況開(kāi)發(fā)了一種創(chuàng )新方法。存儲器小芯片不一定需要嵌入DLL來(lái)捕獲信號輸入。對于非常寬的接口——例如，將512個(gè)地址，256個(gè)數據位分成多個(gè)子通道——成本敏感型存儲芯片中DLL電路的開(kāi)銷(xiāo)會(huì )很高。如下圖所示，在SoC中出現了DLL相位輸出，它用作存儲器寫(xiě)周期的輸入選通脈沖。（圖中還顯示了存儲器讀取路徑，該路徑說(shuō)明了如何將來(lái)自存儲器的數據選通脈沖連接到read_DLL電路輸入。）

對于并行LIPINCON接口，與信號串擾相關(guān)的同時(shí)開(kāi)關(guān)噪聲（SSN）是一個(gè)問(wèn)題。對于上述的屏蔽（CoWoS）和非屏蔽（InFO）RDL信號連接，TSMC給出的結果說(shuō)明了這種低擺幅信號的串擾非常易于管理。

可以肯定的是，設計人員可以選擇在小芯片之間開(kāi)發(fā)邏輯接口，這些小接口使用數據編碼來(lái)最大程度地減少連續周期中的信號轉換活動(dòng)。最簡(jiǎn)單的方法是添加數據總線(xiàn)反轉（DBI）編碼，這樣就可以將下一個(gè)周期中的數據與當前數據進(jìn)行比較，并使用真實(shí)值或反轉值進(jìn)行傳輸以最大程度地減少開(kāi)關(guān)活動(dòng)。小芯片之間的附加DBI信號將這一決定發(fā)送給接收器，以對值進(jìn)行解碼。

異構2.5D封裝的開(kāi)發(fā)依賴(lài)于已知的優(yōu)質(zhì)芯片/小芯片（KGD）的集成。但是，通過(guò)增加冗余通道可以提高最終封裝的組裝良率，該冗余通道可以在封裝測試后選擇（理想的是內置自檢）。臺積電的演示文稿包括可以整合到小芯片設計中的冗余通道拓撲的示例。下圖說(shuō)明了用于將冗余的硅通孔（TSV）插入互連的兩種架構。當設計小芯片之間的接口時(shí)，這將是封裝良率與電路開(kāi)銷(xiāo)的折衷。

在基于SerDes的設計中，完整的電路和PCB互連提取以及仿真用于分析信號損耗。針對接收器感測放大器的電壓差分析了信號抖動(dòng)和幅度的變化。還進(jìn)行了基于硬件實(shí)驗室的探測，以確保在接收器處進(jìn)行適當的“睜眼”（“eye opening”）以捕獲數據。

臺積電強調，這種接口驗證對于2.5D封裝技術(shù)不可行。如下圖所示，他們的IP團隊開(kāi)發(fā)了一種新穎的方法，將變體引入LIPINCON發(fā)送驅動(dòng)器和接收捕獲電路中，以創(chuàng )建用于硬件驗證的等效眼圖。

臺積電的演講提到，他們的一些客戶(hù)已經(jīng)為USR接口設計開(kāi)發(fā)了自己的IP實(shí)現。一個(gè)示例顯示了一個(gè)非常低的擺幅（0.2V）電氣定義，它是“以地面為參考”的（例如，信號擺幅高于和低于地面）。

但是，對于尋求利用高級封裝而又沒(méi)有設計資源來(lái)“自行開(kāi)發(fā)”芯片接口電路的無(wú)晶圓廠(chǎng)客戶(hù)而言，TSMC LIPINCON IP定義是一種極具吸引力的選擇。而且，坦率地說(shuō)，考慮到臺積電能夠提供的支持，該定義可能會(huì )有助于加速尋求捕獲IP和小芯片設計市場(chǎng)機會(huì )的開(kāi)發(fā)商中的“標準”電氣定義

作者：張競揚-摩爾精英CEO

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