狠甩三星,臺積電推出5納米開(kāi)放創(chuàng )新平臺設計架構

臺積電制程技術(shù)領(lǐng)先幅度持續擴大，3日正式宣布在開(kāi)放創(chuàng )新平臺(Open Innovation Platform；OIP)之下推出5納米設計架構的完整版本，協(xié)助客戶(hù)實(shí)現支持下一世代先進(jìn)行動(dòng)及高效能運算應用產(chǎn)品的5納米系統單芯片設計，目標鎖定具有高成長(cháng)性的5G與人工智能(AI)市場(chǎng)。

全球7納米以下先進(jìn)制程戰場(chǎng)，只剩下臺積電、三星(Samsung Electronics)以及英特爾(Intel)等3家參賽者，不過(guò)，隨著(zhù)臺積電搶先進(jìn)入7納米制程，且支持極紫外光(EUV)微影技術(shù)的7納米加強版(7+)制程已按既定時(shí)程于3月底量產(chǎn)，而全程采用EUV技術(shù)的5納米制程亦已進(jìn)入試產(chǎn)后，不僅制程技術(shù)已與英特爾平起平坐，更是將預計2020年才會(huì )進(jìn)入7納米EUV世代的三星狠甩在后，在晶圓代工版圖可望進(jìn)一步擴大。

隨著(zhù)臺積電搶先進(jìn)入7納米制程，且全程采用EUV技術(shù)的5納米制程亦已進(jìn)入試產(chǎn)后，不僅制程技術(shù)已與英特爾平起平坐，更是將三星狠甩在后。法新社

臺積電3日宣布，在開(kāi)放創(chuàng )新平臺之下推出5納米設計架構的完整版本，協(xié)助客戶(hù)實(shí)現支持下一世代先進(jìn)行動(dòng)及高效能運算應用產(chǎn)品的5 納米系統單芯片設計，目標鎖定具有高成長(cháng)性的5G與AI市場(chǎng)。電子設計自動(dòng)化及矽智財領(lǐng)導廠(chǎng)商與臺積電已透過(guò)多種芯片測試載具合作開(kāi)發(fā)并完成整體設計架構的驗證， 包括技術(shù)檔案、制程設計套件、工具、參考流程、以及矽智財。

臺積電5納米制程已進(jìn)入試產(chǎn)階段，能夠提供芯片設計業(yè)者全新等級的效能及功耗最佳化解決方案，支持下世代的高階行動(dòng)及高效能運算應用產(chǎn)品。相較于7納米制程，5納米創(chuàng )新的微縮功能在A(yíng)RM Cortex-A72 的核心上能夠提供1.8倍的邏輯密度， 速度增快15%，在此制程架構之下也產(chǎn)生出優(yōu)異的SRAM及類(lèi)比面積縮減。

5納米制程享有極紫外光微影技術(shù)所提供的制程簡(jiǎn)化效益，同時(shí)也在良率學(xué)習上展現了卓越的進(jìn)展，相較于臺積電前幾代制程，在相同對應的階段，達到了最佳的技術(shù)成熟度。

臺積電5納米設計架構包括5納米設計規則手冊、SPICE模型、制程設計套件、以及通過(guò)矽晶驗證的基礎與接口矽智財，并且全面支持通過(guò)驗證的電子設計自動(dòng)化工具及設計流程。在業(yè)界最大設計生態(tài)系統資源的支持下，臺積電與客戶(hù)之間已經(jīng)展開(kāi)密集的設計合作，為產(chǎn)品設計定案、試產(chǎn)活動(dòng)與初期送樣打下良好基礎。

臺積電研究發(fā)展與技術(shù)發(fā)展副總經(jīng)理侯永清表示，臺積電5納米技術(shù)能夠提供客戶(hù)業(yè)界最先進(jìn)的邏輯制程，助其解決AI及5G所帶動(dòng)對于更多運算能力的需求。在5納米世代，設計與制程需要密切的共同最佳化，因此，臺積電與設計生態(tài)系統伙伴緊密的合作，以確保在客戶(hù)需要時(shí)能夠提供經(jīng)由驗證的矽智財組合與電子設計自動(dòng)化工具。

最新的5納米制程設計套件目前已可取得用來(lái)支持生產(chǎn)設計，包括電路元件符號、參數化元件、電路網(wǎng)表生成及設計工具技術(shù)檔案，能夠協(xié)助啟動(dòng)整個(gè)設計流程，從客制化設計、電路模擬、實(shí)體實(shí)作、虛擬填充、電阻電容擷取到實(shí)體驗證及簽核。

臺積電與設計生態(tài)系統伙伴合作，包括益華(Cadence)、新思科技(Synopsys)、Mentor Graphics、以及ANSYS，透過(guò)臺積電開(kāi)放創(chuàng )新平臺電子設計自動(dòng)化驗證專(zhuān)案來(lái)進(jìn)行全線(xiàn)電子設計自動(dòng)化工具的驗證，此驗證專(zhuān)案的核心涵蓋矽晶為主的電子設計自動(dòng)化工具范疇，包括模擬、實(shí)體實(shí)作(客制化設計、自動(dòng)布局與繞線(xiàn)) 、時(shí)序簽核(靜態(tài)時(shí)序分析、晶體管級靜態(tài)時(shí)序分析)、電子遷移及壓降分析(閘級與晶體管級) 、實(shí)體驗證(設計規范驗證、電路布局驗證)、以及電阻電容擷取。透過(guò)此驗證專(zhuān)案，臺積電與電子設計自動(dòng)化伙伴能夠實(shí)現設計工具來(lái)支持5納米設計法則，確保必要的準確性，改善繞線(xiàn)能力，以達到功耗、效能、面積的最佳化，協(xié)助客戶(hù)充分利用臺積電5納米制程技術(shù)的優(yōu)勢。

除了工具驗證外，臺積電也攜手電子設計自動(dòng)化伙伴完成更進(jìn)一層的設計流程驗證，透過(guò)完備的工具與流程的開(kāi)發(fā)、改善及驗證，臺積電的客戶(hù)采用5納米制程技術(shù)能夠擁有最佳的解決方案將設計付諸實(shí)作，縮短設計周轉時(shí)間，達到首次投片即成功的目標。此外，臺積電也提供參考流程支持行動(dòng)及高效能運算應用，針對新的設計方法以提升設計的質(zhì)量與效率。

另外，5納米設計架構提供完備的矽智財組合，準備支持先進(jìn)行動(dòng)領(lǐng)域及高效能運算應用的需求?；A矽智財包括高密度及高效能的標準資料庫組與存儲器編譯器，已可從臺積電及其矽智財生態(tài)系統伙伴取得。臺積電矽智財伙伴也提供接口矽智財核心，支持行動(dòng)運算及高效能運算。目前臺積電客戶(hù)可經(jīng)由TSMC Online下載整個(gè)臺積電5納米設計架構。

為進(jìn)一步支持臺積電5納米設計架構的生產(chǎn)版本，Cadence 已通過(guò)臺積電最新的5納米1.0版本驗證過(guò)程，并且提供矽智財及集成的工具、流程及方法，來(lái)支持傳統與云端環(huán)境，包括臺積電的開(kāi)放創(chuàng )新平臺虛擬設計環(huán)境，以確?？蛻?hù)能夠擁有無(wú)間縫的使用者經(jīng)驗。

對比之下，三星半年前就宣布7納米EUV制程進(jìn)入量產(chǎn)，但迄今卻未見(jiàn)真正采用的產(chǎn)品，包括三星最新手機亦未使用自家7納米EUV制程。而據日前三星公布的資料顯示，華城廠(chǎng)區預計2019年底才會(huì )全面完工，也就是中7納米EUV制程真正大量生產(chǎn)時(shí)程將是在2020年中，目前客戶(hù)也只有與其達成合作協(xié)定的IBM，由于制程已落后臺積電，蘋(píng)果(Apple)、高通(Qualcomm)、NVIDIA等應不會(huì )在7納米EUV世代中冒險轉單三星，而超微(AMD)更早已宣布7納米以下全面擁抱臺積電，其它如賽靈思(Xilinx)、恩智浦(NXP)、德儀(TI)，以及在智能型手機戰場(chǎng)與三星廝殺的華為，更不會(huì )與三星合作。市場(chǎng)也預期，砸下重金投入7納米以下制程的三星，殺價(jià)搶客戶(hù)勢在必行，其良率和臺積電產(chǎn)能表現將是對戰關(guān)鍵。